[发明专利]应用CPU的数据处理装置无效
申请号: | 91103021.2 | 申请日: | 1991-05-10 |
公开(公告)号: | CN1021146C | 公开(公告)日: | 1993-06-09 |
发明(设计)人: | 池田浩一;荒川淳一;堀米英雄;桝本和幸 | 申请(专利权)人: | 佳能株式会社 |
主分类号: | G06F13/38 | 分类号: | G06F13/38;G06F13/14 |
代理公司: | 中国国际贸易促进委员会专利代理部 | 代理人: | 王以平 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 应用 cpu 数据处理 装置 | ||
本发明涉及记录装置,特别是关于能够高速地把图象数据输出到记录头的记录装置。
现有技术中,公开了各种根据记录方式装载记录头的形式的、对于纸、OHP用薄纸等的记录媒体(以下也称为记录用纸或简单地称为纸)进行记录的记录装置,记录头中有线点式、热敏式、热复制式、喷墨式等。特别是喷墨式,由于直接向记录用纸喷射油墨,因此工作成本低,作为静态的记录方法受到人们的重视。
在喷墨方式中,有的记录装置使用由热能而产生的气泡从喷射口向记录媒体喷吐油墨而记录文字、图象等的记录方式。
设在这种记录装置各喷射口的电阻丝(旁热式)的尺寸比以前喷墨记录装置中所使用的压电元件小得多,因而能够使喷射口高密度化,从而能得到高质量的记录图象,具有高速、低噪声等特点。
第1图是表示控制现有技术的记录装置各部分的控制结构的框图。
该图中,1是一边与装置各部分进行信号的传送一边实行装置总体控制的MPU,2是存储动作顺序等的ROM,3是作为记录数据缓冲器等用的RAM,4是与计算机等的主机进行情报传送的接口,5是输入输出口。
从MPU1来的控制信号,通过输入输出口5被供到驱动电路9A、31A、35A,控制记录头9、滑架马达31、传送马达35。另外,传感器6和操作面板7的信息也通过输入输出口5供到MPU1。
根据第2图的流程图说明实际的记录情况。在步骤S1一接通电源,就进行滑架原始位置检测等的初始化(步骤S2)。接着在步骤S3操作面板7选择联机(on line)后,则在步骤S4通过接口4把从主机供给的记录数据输入到RAM3的输入缓冲区。进而,MPU1把输入到输入缓冲区的文字码等数据变换成点矩阵式图象数据,再存储到RAM3的图象缓冲区。并且1行的图象数据一齐备,就在步骤5中用传送马达35输送记录纸。
接着,把要记录在记录纸上的图象数据从RAM3的图象缓冲区传送到输入输出口5(步骤6)。这里,在步骤7进行下一行的数据分析,即,顺序向接收缓冲区输入记录数据、将其变换为图象数据以及向图象缓冲区存储图象数据。还有,这里的图象缓冲区被设置为与步骤6中所用的图象缓冲区不同的区域,以防止图象数据的丢失。接着驱动滑架马达31使滑架11移动(步骤S8),如果到达记录位置(步骤S9),则在步骤S10中通过输入输出口5把记录头驱动开始信号(未图示)送到驱动电路9A,于是,驱动电路9A就根据从输入输出口5来的图象信号驱动记录头9。
重复步骤S6~S10直至1行的记录结束,一旦1行的记录结束了(步骤11),就返回步骤S4。
然而,上述现有技术的例子中,记录头的析象度一提高,记录的图象数据量就增多,MPU1把记录数据存入输入缓冲器或把图象数据传送给记录头的时间就加长。由此,在记录头的驱动期间,传送图象数据所占的比例变得特别大,而其它的处理,即下行记录数据向输入缓冲区的输入、向图象数据的变换以及图象数据向图象缓冲区的存储等的处理时间就会减少。
特别是,采用上述利用热能喷墨方式等能高速记录的记录头时,以上的问题就更明显。而且,1行的记录终了后,如果下一行的图象数据还没有齐备,则直到齐备前不能开始下行的记录,从而降低了记录速度。也就是存在着所谓的降低了容许能力的问题。
另外,如上所述,为防止图象数据的丢失,至少要把图象缓冲区设置为2行,因此增大了存储的容量。特别是,对于高析象度的喷泡式等记录头,在图象缓冲区中和记录头的析象度的平方成正比扩大了必要的存储容量,从而更增大了存储容量。
进而,对于喷泡式等能高密度地记录的记录装置,还增大了从主机传送来的图象数据量。这时,记录装置若不能高速地接收从主机来的数据的话,主机在这一期间就不能再传送数据。也就是主机长时间被记录装置所约束,从而也降低了主机本身的容许能力。
本发明的目的是提供一种能够谋求数据处理的高速化、提高容许能力的记录装置。
本发明的另一目的是提供一种能够在谋求数据处理的高速化、提高容许能力的同时,不导致存储容量的增大的记录装置。
本发明的又一个目的是提供一种数据处理装置,该装置能够高速地向存储器传送处理从输入装置输入的数据,和向输出装置传送处理存储在存储器中的数据。
为达到上述目的,本发明设置了把连接在存储记录数据及图象数据等数据的存储器上的地址总线及数据总线和连接在MPU上的地址总线及数据总线分离的装置,MPU在该存储器无存取操作的期间内控制所述存储器的数据。
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