[发明专利]半导体器件的制造方法

说明书

本发明涉及安装在各种电子仪器中的存储器、光电转换装置，信号处理装置等的半导体集成电路器件的制造方法，特别是涉及包括双极晶体管的半导体器件的制造方法。

作为说明现有技术的一个实例，近年来，高集成度半导体器件中用作功能元件的，以所用的纵向PNP(下在简称V-PNP)晶体管为例，呈现如图1所示的结构。图1中，标号1为P型硅衬底。在该P型硅衬底1上形成N⁺埋层2，在埋层2之上形成由P⁺埋层3和P^-阱层4构成的收集区5。在该收集区5的P^-阱层4内，再形成N^-阱层6，又在N^-阱层6内形成互相分开的P⁺层7与N⁺层8。另外，在收集区5的P^-阱层4内，离开N^-阱层6形成P⁺层9。而且，在N^-阱层6内的P⁺层7、N⁺层8、以及P^-阱层4的P⁺层9上都各自形成发射极10、基极11和收集极12。

上述集电区5的周围形成了N^-外延层。

这种结构的V-PNP晶体管，如作为晶体管工作，一进入饱和区(阶段)，电流将从收集区5，经中间N^-外延层13，向P型硅衬底泄漏，构成寄生PNP晶体管。因此，如图2所示，在N^-外延层13内，形成一个与N⁺埋层2相接触且包围收集区5的深N⁺层14的结构的基础上，由于施加最高偏置，使寄生PNP晶体管的共发射极的电流放大系数β降低，可以减少漏向P型硅衬底的电流，对晶体管来说也是无不知晓的。该晶体管的导向环电极15，经中间N⁺层14自N⁺埋层2引出。

但是，图1和图2所示类型的晶体管，从发射极10来的电源，流入收集区5的P^-阱层6和P⁺埋层3、此处为通过晶体管的表面P⁺层9用收集极12引出，P^-阱层4的电阻部分变大，总体上有收集极串联电阻变大的缺点。此外，如果收集极串联电阻变大，大电流区的共发射电流放大系数β会降低。为了把收集极串联电阻作小，若把收集区5做得大些，就出现器件的尺寸也跟着变大的不合宜的情况。

再者，图2所示的晶体管中，由于必须把N⁺层14设置于收集区5周围的N^-(外延)层13内，因扩散层横向扩散的影响，有必要把收集区5与器件隔离区16的边缘充分做大。这时，元件的尺寸会加大，收集区5的N⁺层14的结电容也就大啦。

上述技术问题对于V-PNP晶体管是明显的，而对于其他的功能器件，在半导体衬底内有主要的电极区(埋入收集区、埋入基区、埋入发射区、埋入源区、埋入漏区、埋入栅区等)，同样必须有在电气上连接该电极区和衬底表面上的电极布线的区域。

也就是说，为解决上述技术问题，本发明的目的在于提供尺寸小、可在大电流下工作的半导体器件的制造方法。该方法包括的步骤为：

形成第一导电型的第一半导体区；在第一区上形成第一导电型的第二半导体区，以使得第一和第二区形成一个收集区，第二区具有电阻率比第一区要高；在第二区上形成第二导电型的第三半导体区，以限定一个基区；在第三区上形成第一导电型半导体的第四区，以限定一个发射区；在第二区域内形成一个槽，以暴露第一区的表面部分；在第三和第四区内形成接触孔，该接触孔的深度比槽的深度小。通过具有第一工艺步骤的选择的工艺及分离和后续的步骤在槽内和第三及第四区的接触孔内分别形成收集、基和发射电极，其第一工艺步骤中只有槽被充满金属材料，且在分离和后续的步骤中接触孔被充满金属材料。

附图简要说明

图1表示现有双极晶体管的一个例子的示意剖面图。

图2表示另一个现有双极晶体管的示意剖面图。

图3是本发明的第1实施范例的示意剖面图。

图4A～4I是为说明本发明的半导体器件的制造方法的示意剖面图。

图5是表示本发明第2实施范例的示意剖面图。

图6是表示本发明本发明第3实施范例的示意剖面图。

图7A～7E是为说明第3实施范例的半导体器件的示意图。