[发明专利]半导体记忆装置

说明书

本发明系有关于半导体记忆（存储）装置，特别是有关于在高容量的静态随机存贮器（以下简称SRAM）中，具备有位元线（Bit  Line）漏电流补偿电路的改良半导体记忆装置，该位元线系可防止资料读出/写入动作时的误动作。

附图中，第3图及第4图所示的是与本发明中做为现有技术对象的SRAM的记忆单元有关的电路，对此说明如下：

具有记忆装置的基本构造1示于第3图及第4图，记忆装置包含有：记忆单元（记忆胞）311，系可电气性地维持“0”或“1”的资料的锁存构造;文字线（Word Line）WL，是与MOS电晶体2、3的栅极连接，而这些MOS电晶体系分别连接于该记忆单元311两端的切换式电晶体;及，位元线BLi、BLi，系连接于这些切换式电晶体的信号线上;更包含自由充电（Free Change）电晶体T₃₁、T₃₂，系连接于位元线与电源之间，使此对位元线分别在读出和写入前，以预定的电位同等地充电;又包含MOS电晶体T₃₅，系连接于位元线之间，为了资料线的均值化，可接受由未示于图中的均值器电路所供给的予定脉冲φBQi。

这些自由充电电晶体接受图中标记φBLi的脉冲信号，这就意味该SRAM是不必由外部供给时间脉冲的非同步式SRAM。非同步式SRAM是具有ATD（Address  Transistion  Detector）的记忆装置，ATD是依检出位址信号变化，由内部产生时脉，而执行动作的;前述φBLi信号是由ATD供给。

除去其周边电路部分的一般性SRAM外，图中，位元漏电流补偿装置具备与自由充电电晶体并联的各位元线。第3图是表示使用P型MOS箝位（Clamping）电晶体的例子;第4图是表示使用N型MOS箝位电晶体的例子。

使用该装置的背景是，因半导体装置的集成度增加，而非在狭小面积内具备甚多元件不可，因此在制造工程的次元上，要求微细化工程，该工程易产生构成电气特性的元件的各层间的电气性短路。在工程上的主要原因，举其一例来看，MOS电晶体内的连接部与栅极间的距离非常接近时，在栅极与连接部之间会产生微观的次元散粒（Shot），在在电晶体的源极与栅极之间、或漏极与栅极之间，形成漏电流通道，该漏电流在位元线上，因位元线的电气信号位准变低，而产生误动作的情况。在1M位元的高容量记忆装置的具体实现中，一定要有顾虑此漏电的补偿装置，第3图及第4图就表示为了防止如此之误动作而采用的位元线漏电流补偿电路31至34（41至44）。

在第3图中，当选择文字线WL₁时，记忆单元311，312即被选择，透过贮存有例如“0”资料的记忆单元内的电晶体（未示于图中），借由P型MOS电晶体所形成的箝位电路，充电电荷将补偿漏电荷，而形成非常小的直流通路。这是产生流向记忆单元的电流的主因，而作用。而且，微细化及高容量的记忆装置，因与文字线WL₁连接的记忆单元的个数甚多，故被记忆单元消耗的CMOS长周期（Long Cycle）电流，与此成正比例地增加。

在第4图的情况下，亦有同样的缺点。

上述已知技术是与具有存取时间25ns、容量1M位元的CMOS  SRAM有关，而发表于1987年10月的IEEE  Journal  of  Solid-State  Circuit  Vol.SC-22  No.5之第7330740页的文献所见到的。

因此，本发明的目的是为解决前述的缺点，而提供一种半导体记忆装置，该半导体记忆装置具有对高速、高集成化的记忆装置的位元线漏电流电流补偿，更为改良的电路。

本发明的另一目的是提供一种半导体装置，不仅可减少消耗CMOS长周期电流，且由于将多数的记忆单元与单一文字线连接，可缩小方块（Block）数，而使晶片占有面积极小化。

为达到前述本发明的目的，兹提供一种半导体记忆装置，其具有：记忆单元、文字线、及位元线，更在具有位元线的自由充电手段的高容量SRAM中，备有：第1切换电晶体及第2切换电晶体;该第1切换电晶体系接受由第1位元线侧的自由充电手段输至的信号，做为控制信号，其源极连接于电源，其漏极连接于第2位元线侧，以补偿漏电流;该第2切换电晶体系接受第2位元线侧的自由充电手段的信号，做为控制信号，其源极连接于电源，其漏极连接于第1位元线侧，以补偿漏电流。