[发明专利]逻辑分析仪卡

说明书

本发明涉及的是一种用于测试逻辑电平的逻辑示波器-逻辑分析仪卡。

现有的逻辑分析仪，其采样速率由于集成电路技术的不断提高故有很大的提高，然而其被采信号的长度还尚未突破1K位的，并且价格也是相当昂贵的。

本发明的目的在于克服上述存在的问题，提出一种采样速率高、采样信号的长度可以任意的逻辑分析仪卡。

本发明的技术解决方案：逻辑分析仪卡，由多路采样电路、多路选择器、内存芯片、并行接口电路、地址寄存器和地址计数器、环形振荡器、计算机地址总线、译码电路、控制信号电路组成，它们的连接关系如下;排成L行S列的内存芯片矩阵，其矩阵中的内存片，分别标记为m0，01……m0，m1…它的数据位数为N。N可以是内存芯片数据位数的2倍，第1列的L个内存片所有地址均接地址计数器，第2列到第S列的地址分别接各自的地址寄存器或地址计数器，寄存器或地址计计数器的时钟端与环形振荡器的输出信号端相接，第1行的S个内存片的N个数据位均与多路选择器的输出端对应相接，多路选择器的输入端与多路采样电路的输入端对应相接，第2行接第2个N位输出端，推理第L行接第L个N位输出端，所有L行内存芯片通过各自的并行数据通路11、12、13、14、送往微机的数据总线，第1列到第S列的输出控制端OE分别接OE1～OES，第1行到第L行的片选cs分别接CS1到CSL。或者列方向的cs端分别接CS1-CSS，行方向的OE端分别接OE1-OEL。地址计数器2的时钟端接二选一电路1的输出端，二选一电路的输入端之一接环形振荡器的输出脉冲，另一端接由计算机程序控制的加1脉冲电路m，S-1个地址寄存器的时钟端分别接环形振荡器的脉冲输出端。

附图1是本发明的工作方框图，图2是环形振荡器电路，图3是加在内存芯片阵列的CS与OE信号控制线示意图。图中的1是二选一电路、2是地址计数器、3、4、5是地址寄存器或计数器、6、7、8、10分别是N路二选一电路、9是N路的驱动门，由6、7、8、9、10组成多路选择器、11、12、13、14分别为N位的并行接口电路。

下面结合附图说明本发明的工作原理：

当N＝8，S＝4，L＝4，则内存矩阵可由16个静态RAM6116，（2K×8位）组成，多路选择器由6，7，8，9，10组成，9是缓冲驱动门LS244，其余均是从两个N路中选出一个N路作为输出的电路。通过多路选择器的合理设置，可选择8路，16路，32路采样。如选择32路，需选通N1、N2、N3、N4（它分别表示第1、第2、第3、第4个的8路信号），只需6，7，8，9分别选通N4，N3，N2，N1。如选择16路，只需选通N1和N2，则8，9选通N1，N10选通N2，7和6选通10的输出。8路与此类似，即各行均选通N1。

为便于说明，16个内存片分别标记为m0，m1～m7，m0～m7，环形振荡器的输出时序信号也用m0～m7，m0～m7表示。其中m0信号送标记为m0的静态RAM的WE端m0信号送标记为m0的6116的WE端，其余类似。在环形振荡器的启停控制信号为低时，此时m0～m7，m0～m7全为高电平，即静态RAM的WE端加高电平，意味着环形振荡器不工作时，可对6116进行读操作。

当控制信号为高时，环形振荡器处于振荡状态。首先是m0变为低电平，经过8级门的延迟，m0变低，再经8级门延迟，m0变低，……如此循环。如采用LS244作延迟门，门延迟约为7.5ns，然后乘以8即60ns，则周期为120ns。如采用74S244作延迟门，门延迟约为5ns，再乘以8为40ns，则周期为80ns，门延迟为2.5ns则算出周期为40ns。各类6116的读写周期有120ns，80ns，35ns不等，该信号作为6116的写入控制信号是可以的。波形图见下页，当m0信号处于低电平时，将8路采样信号写入m0芯片，比m0信号滞后一级门时间，m1处于低电平，将8路采样信号写入m1内存片。写入顺序为m0～m7，m0～m7，然后又是m0～m7，m0～m7……直到内存装满。如果所有各行内存片D0～D7都接第一个8路N1，在屏幕上的信号点显示如下：m0m1m2m3m4m5m6m7m0m1……此时任意相邻两点的时间即为一级门延迟时间，据此可算出采样频率，如门延迟为7.5ns则采样频率为133MHz，为5ns则是200MHz……。当第一行和第二行内存片的D0～D7接N1时，信号显示点为m0m1m2m3m4m5m6……此时N2接第三行，第四行内存片的D0～D7，显示点顺序为m1m3m5m7m1m3m5……。当第一行到第四行分别接N1～N4时，第一行的显示点顺序为m0m4m0m4……，其余三行类似。