[发明专利]静电感应器件

说明书

本发明涉及一种新式静电感应功率器件，例如静电感应闸流晶体管(此后称为“SI晶闸管”)，尤其是一种能简化栅极驱动电路的MOS控制晶闸管结构。

近年来，已经问世了各种可控MOS功率器件，或MOS选通功率器件，例如MCT(MOS可控晶闸管)，EST(发射开关晶闸管)，DMT(删除(Delction)式晶闸管)。不过这些MOS可控功率器件中的每一种都具有一个作为主要器件的传统式晶闸管，例如GTO，并且一个MOS晶体管集成在相同的单片上。由于这些MOS可控功率器件的导通电压是由该主要器件的特性所决定的，其缺点是导通电压和传导损耗大。这些MOS可控功率器件很难在高频下使用。

根据上述观点，MOS可控SI晶闸管(下面称为“MCSITH”)要求高效和高速运行，并且它的主要晶闸管是一个SI晶闸管，这样一个导通电压和传导损失都较低的、能以高速或高频运行的器件，已经由本发明的同一申请人申请的平2-95251号日本专利申请(平3-292770号公开的日本专利)所公开，该MCSITH如图23和24所示(图24是沿图23A-A线的剖面图)，在其结构中，一个MOS晶体管集成在正常关断的SI晶闸管的栅极和阴极之间。

图23是一顶视图，而图24是沿图23的A-A线的剖面图。如图23和24所示，一个SI晶闸管是这样布置的，n⁺区23是阴极，p⁺区21是阳极，一对浮动p⁺区31中每一个是栅极，n^-区22是沟道，p⁺区31的每一个也用作为PMOS晶体管的源极，其中一个相应的p⁺区32是漏极，而高导电层25例如多晶硅层或类似物是一个栅电极。

所述MCSITH的导通是将正电位施加到一电容器上而实现的，该电容包括p⁺栅区31，高导电层25和一个氧化膜26，该膜作为绝缘膜布置在p⁺栅区31上，通过电容耦合(静电感应效应)降低了在n^-沟道22内形成的势垒高度。截止是通过短路p⁺栅区31和n⁺阴极区23实现的，它们相互与-PMOS晶体管短接，使空穴从p⁺栅区31分离到阴极区23。

但是，这种MCSITH  有下述缺点：为了使主晶闸管具有正常关断特性，n^-沟道22的杂质浓度约为10¹³cm^-3，这就要求相邻的p⁺栅区31和31之间的空间等于或小于约6μm。假设n⁺阴极带23的扩散宽度是2μm，则需要n⁺阴极带23和p⁺栅区31的带之间的空隙在一侧窄到2μm。由此该PMOS晶体管的栅极长度L应当等于或小于2μm，例如1μm或近似值。由于具有小的杂质浓度10¹³cm^-3，穿通电流不能由栅极25控制，该电流总是在p⁺源区31和p⁺漏区32之间流动，并且主要晶闸管不能截止。特别是由于SI晶闸管的p⁺栅区31的深度如一般为5～15μm，则该MCSITH的缺点在于：该穿通电流与标准的间断的MOS晶体管相比，较易于流动；标准的MOS晶体管的源区和漏区具有的扩散深度几乎是等于或小于栅极长度的两倍。因此该MCSITH的不足之处在于p⁺源区31的扩散深度等于或多于PMOS晶体管栅极长度的3～15倍，则穿通电流极易于流动。

进一步地，上述平3-292770日本公开专利具有如图25和图26(沿图24的Y-Y线的剖面图)所示的结构，一个PMOS晶体管包括一个p⁺源区31、一个p⁺漏极区32和一个栅电极25，沿着阴极带23的纵向构成。在这种情况下，平3-292770号日本公开专利的优点在于：该PPMOS晶体管的栅极长度L可以独立地选择在主晶闸管的p⁺栅区31和31之间的间隔。