[发明专利]半导体存储装置

说明书

本发明涉及半导体存储装置。

半导体存储装置中主要采用在半导体装置内形成的电容中存储电荷，按有无该电荷来存储数据的方式(一般称为动态随机存取存储器：DRAM)。此电容通常采用氧化硅膜作为绝缘膜。

近年，正在研究用强电介质材料作为上述绝缘膜，使应存数据不易失去的半导体存储装置。

下文参照美国专利4873664号，对采用强电介质材料的已有半导体装置进行说明。

图24为已有半导体装置的电路组成，图25画出图24装置的动作时序，图26画出已有半导体装置中主体存储单元电容所用强电介质的迟滞特性，图27画出已有半导体存储装置中动态存储单元电容所用强电介质的迟滞特性。

图24的已有半导体存储装置电路组成中，读出放大器30接两根位线26和28。此二位线又分别连接主体存储单元20a、20b、20c和20d、20e，以及空存储单元46和36。主体存储单元20a由MOS晶体管24和主体存储单元电容22组成。MOS晶体管24的栅极接字线32，该管的漏极接位线26，源极接主体存储单元电容22的第一电极。主体存储单元电容22的第二电极接单元板极34。同样，空存储器36由MOS晶体管38和空存储单元电容40组成。MOS晶体管38的栅极接空字线42，该管的漏极接位线28，源极接空存储单元电容40的第一电极。电容40的第二电极接空单元板极44。

参照图25、图26、图27，对上述已有半导体存储装置的动作进行说明。

图26、27为强电介质迟滞特性曲线。其横轴表示存储单元电容所加电场，纵轴表示加该电场时的电荷量。如图26、27所示，强电介质电容即使在电场为0时，也象点B、E、K、H那样留有残余极化。电源切断后，强电介质电容也出现残余极化。利用此残余电场作为非易失性数据，实现非易失性半导体存储装置。主体存储单元电容在存储单元的数据为“1”时，处于图26点B的状态，在存储单元的数据为“0”时，处于同图点E的状态。空存储电容的起始状态为图27的点K。这里，为了读出主体存储单元的数据，作为起始状态，位线26和28、字线32、空字线42、单元板极34、空单元板极44等的逻辑电压均取为“L”。此后，位线26和28为浮动状态。

接着，如图25所示，字线32、空字线42、单元板极34和空单元板极44均取逻辑电压“H”。据此，MOS晶体管24和28导通，主体存储单元电容22和空存储单元电容40均加电场。这时，主体存储单元的数据为“1”，则图26从点B的状态变为点D的状态，可在位线26读出电荷量Q1。主体存储单元的数据为“0”，则图26从点E的状态变点D的状态，可在位线26读出电荷量Q0。空存储单元则从图27点K的状态变为点J的状态，可在位线28读出电荷量Qd。然后，位线26读出的主体存储单元数据和位线28读出的空存储单元数据在读出放大器30中放大，再读出主体存储单元的数据。

主体存储单元的数据为“1”时，位线26的逻辑电压为“H”，单元板极34逻辑电压也为“H”。因此，主体存储单元电容22上没有加电场，图26中为点E的状态。此后，上述电容22的数据恢复图26中点B的状态，所以单元板极34的逻辑电压为“L”，且一度为图26中点A的状态后，字线32的逻辑电压也为“L”。字线32的逻辑电压一成为“L”，上述电容22上就没有电场，从而返回图26中点B的状态。

同样，主体存储单元的数据为“0”时，位线26的逻辑电压为“L”，单元板极34的逻辑电压为“H”。因此，主体存储单元电容22为图26中点D的状态。此后，单元板极34的逻辑电压若为“L”，则上述电容22上不加电压，进入图26中点E的状态。虽然字线32的逻辑电压为“L”，但上述电容22不加电场的状态不变，所以仍处于图26中点E的状态。

空存储单元在主体存储单元的数据为“1”时，位线28的逻辑电压为“L”，单元板极44的逻辑电压为“H”。因此，空存储单元电容40为图27中点J的状态。此后，若空字线36的逻辑电压为“L”，则因空单元板极44的逻辑电压同时也为“L”，所以空存储单元电容40上不加电场，返回图27K点的状态。

同样，主体存储单元的数据为“0”时，位线28的逻辑电压为“H”，单元板极44的逻辑电压为“H”。因此，空存储单元电容40为图27中点K的状态。此后，若空字线36的逻辑电压为“L”，则即使空单元板极44的逻辑电压也为“L”，上述电容40不加电场的状态不变，仍保持图27中点K的状态。