[发明专利]译码器无效
申请号: | 93114719.0 | 申请日: | 1993-11-25 |
公开(公告)号: | CN1091572A | 公开(公告)日: | 1994-08-31 |
发明(设计)人: | 梅易克·卡帕迪阿;格瑞汉姆·琼森;巴瑞·M·肯 | 申请(专利权)人: | 莫托罗拉有限公司 |
主分类号: | H04L29/04 | 分类号: | H04L29/04;H04Q11/04 |
代理公司: | 中国国际贸易促进委员会专利商标事务所 | 代理人: | 杨国旭 |
地址: | 英国贝*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 译码器 | ||
本发明是有关执行译码操作的译码器,亦即对在多个话音数据信道上的话音数据进行编码和解码操作的译码器。本发明特别用于CEPT标准话音数据和GSM标准话音数据间的译码。
图1表示摩托罗拉(Motorola)GSM蜂窝式无线基站的一个译码器电路板,此电路板支持30个业务信道,在蜂窝式无线通信系统一侧上的一个时分多路通道和在电话交换机一侧上的一个2.048Mbit/s串行CEPT链路之间提供接口,TDM接口10和CEPT接口11分别为在蜂窝式无线通信系统一侧上和交换机一侧上编码和解码的话音提供输入和输出。每一个业务信道使用一个40MIP/80MHz的标号为XCDR1-XCDR30的译码器来实现。在图左边的TDM通道12载有压缩话音信息GSM(对于一个数据呼叫来说,为额定传输率的数据),图右边的CEPT链路13载有未压缩语言信息(对于一个数据呼叫来说,为额定传输率的数据)。TDM到CEPT的方向称做上行链路,由CEPT到TDM则称做下行链路。
图2表示图1中译码器之一(如XCDR1)的结构的简要的第一层分解。圆圈20、21、22和23代表四种功能,它们支持单个业务信道要求的译码,一个SIO中断20执行GSM08.60中所规定的功能并由每隔125微秒的中断信号启动,上行链路圆圈22代表执行在GSM06.10中规定的GSM语言解码所需的所求处理和按GSM06.31规定的上行链路GSM不连续传输功能,它在数据呼叫时也执行如同GSM08.20规定的传输率适配的功能,下行链路圆圈21代表执行在GSM06.10中规定的GSM语言编码所需的所有处理和按GSM06.31规定的下行链路GSM不连续传输功能,它在数据呼叫时,也执行如同GSM08.20规定的传输率适配的功能,核心程序圆圈23包含按GSM06.10,GSM08.60、GSM03.05和GSM06.31中所规定的顺序和对于数据呼叫按GSM08.20、GSM08.60和GSM03.05所规定的顺序来调度上行链路和下行链路任务的例行程序。这个核心程序以SIO20收到的每125微秒中断为基准安排时间,并配置了一个2-1的下行链路-上行链路时间分片机制。这样它提供二个相继的125微秒时隙给下行链路处理之后提供一个时隙给上行链路处理。
其缺点是SIO20减少了留给另三个功能圆圈的时间总量使得每个业务信道都要求一个DSP,这要求一块独立的译码器电路板上有30个DSP来支持30个信道,因此,使设备非常昂贵。
2-1时间分片机制有二个主要缺点,第一,一个子信道可以得到执行任务的机会,尽管这个子信道并没有要完成的任务。第二,如果一个子信道的任务在分配给它的时隙终了前完成,余下的时间没有其它任务可执行,成为空闲被浪费了。固定的时间分割器禁止一个子信道任务在另一个子信道时间片周期内执行。
这就需要一个改进的译码器。
按照本发明所提供的译码器在多个话音数据信道上实行话音数据的译码操作,它包含一个输入输出编码话音数据的第一接口;一个输入输出解码话音数据的第二接口;至少一个译码器处理器,用以对安排在至二个话音数据信道上的话音数据实行译码操作;一个与第一、第二接口以及至少一个译码器处理器连接的输入/输出处理器,用来控制第一、第二接口和至少一个译码器处理器之间的数据流。从而输入/输出处理器控制至少一个译码器处理器,以使在给定的时间和在选定的信道上实行译码操作。
按照本发明的一个译码器提供了一种更为高效的结构,在这种结构中可能有多个(例如四个)译码器处理器,但至少一个译码器处理器由输入/输出处理器控制,为一个以上的信道实行译码操作。
发现可容易地用5个DSP为8个信道实行译码操作,这表示所要求的处理器数减少了3/8。使用此新的优良结构,图1中的30个DSP可代之以20个DSP。
本说明中所引用的缩略词意义如下:
CEPT邮电通信欧洲委员会
DSP数据信号处理器
FEP前端处理器
GSM分组专用移动通信,亦即泛欧数字蜂窝式标准。
TDM时分多路
SIO串行输入/输出
XCDR译码器
XDSP译码器数字信号处理器
在附图中:
图1表示一个应用先有技术的译码器电路板的方框图;
图2表示图1中单个译码器处理器(XCDR DSP)处理功能的数据流的示意图;
图3表示按照本发明的译码器电路的方框图;
图4表示数据流示意图,它解释图3的FEP和DSP的最佳运行情况;
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