[发明专利]兼用脉冲相加和脉冲相减的数字调制装置

说明书

本发明涉及射频发射机的调制器，特别涉及兼用脉冲相加和脉冲相减的数字调制调制装置。

利用锁相环(PLL)产生出其高频载波信号频率被一个低得多频率的输入基准信号所同步的常规调频发射机，在本领域内是熟知的。PLL的固有特性是环路中的一种低通滤波器特性，它允许环路跟踪输入基准信号频率的长期间缓慢变化，但不能跟踪输入基准信号中诸如抖动这样的高频变化。从对PLL的输出一侧也即压控振荡器(VCO)一侧进行调制的观点来看，环路特性允许对输出进行高频调制，例如从话音进行调制，但不能以低频或直流进行调制，诸如去传输不对称数据或使载波频率作恒定的偏移。为了同时进行高频和低频调制，常规发射机应用了一种双端口技术，它将一个调制信号同时加给PLL、VCO和加给一个对输入基准信号进行调制的基准调制器。

通常的基准调制器应用了一种脉冲相加技术来提供高输入的基准频率，并应用了一种脉冲相减技术来降低输入的基准频率。由于所需的调制量是载波频率值的一小部分，所以脉冲相加或脉冲相减的频率是非常低的，例如60Hz。非常低的脉冲频率产生很低频率的假信号，该假信号必须被PLL的低通滤波器滤除，以防止它对载波进行调制。就PLL的低通滤波器来说，对非常低频率的假信号给出足够衰减需要有极低的截止频率，例如5Hz。可是，5Hz的PLL低通滤波器会有太长的PLL锁定时间，它不能满足频率速变的发射机的需要。所谓频率速变发射机，就是根据需要能迅速转换到不同的预定频率上的发射机。

为了克服过长的锁定时间问题，常规发射机制造厂家应用两个PLL来构制发射机，一个PLL具有非常低的截止频率，以滤除非常低频率的假信号，另一个PLL具有适中的截止频率，以便当改变到一个新的频率时提供出足够快的锁定时间。虽然这种双PLL方案解决了锁定时间问题，可提供出直流和低频调制能力；但是，该方案成本昂贵，因为它使PLL的数量及其占用的空间增大了一倍。

因此，需要有一种方法能在调频发射机中提供出直流和低频调制，它不会有过长的PLL锁定时间，且不需要用两个高成本的PLL。

本发明的另一个方面包括在一个系统中兼用脉冲相加和脉冲相减的数字调制装置，该系统包含有一个与基准信号相连接的数字锁相环用于产生输出信号，该装置的特征在于包括：

与基准信号相耦合的脉冲相加装置，用以给基准信号添加上以第一重复频率出现的脉冲；

与基准信号相耦合的脉冲相减装置，用以从基准信号中又减去以第二重复频率出现的脉冲；

连接到脉冲相加装置和脉冲相减装置的第一处理装置，用以选择比数字锁相环频响特性所确定的频率为大的第一和第二重复频率；

与脉冲相加装置和脉冲相减装置相连接的第二处理装置，用以确定第一和第二重复频率的数值和相位，以防止同一时刻出现脉冲相加和脉冲相减；

与脉冲相加装置和脉冲相减装置相连接的第三处理装置，用以这样地选择第一和第二重复频率，使得第一和第二重复速率间的算术差等于输出信号被数字锁相环的分频系数相除后的预定频偏；

与脉冲相加装置和脉冲相减装置相连接的第四处理装置，用以这样地选择第一和第二重复频率，使得在第一信号的每一周期内，具有第一和第二重复频率的第一和第二信号间的相位错开了360度的整数分之一相位差。

图1是具有常规的低速基准调制器的调频发射机所采用的一个常规频率合成器的电路框图。

图2是按照本发明的最佳实施例，具有高速差动基准调制器的调频发射机所采用的一个频率合成器的电路框图。

图3是按照本发明的最佳实施例在高速差动基准调制器中使用的一个脉冲同步电路的框图。

图4是按照本发明的最佳实施例示明脉冲同步电路中所使用的脉冲加法器电路运行的定时图。

图5是按照本发明的最佳实施例示明脉冲同步电路中所使用的脉冲减法器电路运行的定时图。

图6是按照本发明的最佳实施例示明满足所需频率和初始相位偏置约束条件的脉冲相减和脉冲相加信号的定时图。

图7是按照本发明的最佳实施例的一个高速差动基准调制器的电路框图。

图8是按照本发明的最佳实施例的一个高速差动基准调制器的通电初始化例行程序流程图。

图9按照本发明的最佳实施例的高速差动基准调制器接收到一个数据符号后的运行流程图。