[发明专利]存储单元具有“与非”逻辑结构的非易失性半导体存储器

说明书

本发明涉及非易失性半导体存储器，更具体地说，涉及存储单元具有“与非”逻辑结构的非易失性半导体存储器。

诸如EEPROM(电可擦可编程只读存储器)或MROM(掩模只读存储器)之类的非易失性半导体存储器，其存储单元的结构一般分为“或非”逻辑“与非”逻辑结构。“与非”逻辑存储单元结构具有这样的好处，即每个存储单元的选择晶体管数和各位线之间的接触孔数可以增加，因而大多数非易失性半导体存储器都采用这种存储单元结构。这类“与非”逻辑存储单元由许多单元存储器串组成，各串具有一个存储单元晶体管供存储数据之用和串选择装置供选择里面装置有规定的存储单元晶体管的单元存储器串之用。1979年2月27日颁布的美国专利4,142,176公开了一种具存储单元列的非易失性半导体存储器，其中的串选择装置和“与非”逻辑存储单元晶体管串联连接。如上述专利所示的那样，在构成存储单元阵列的许多单元存储器串中，用以选择存储器串的串选择晶体管与多个串联连接用以存储数据的存储单元晶体管串联连接，且串选择晶体管和存储单元晶体管两端分别接有电源线和位线。在数据存取操作的过程中，往位线上加电压，并选择存储串上由串选择晶体管的串操作选择的存储器串。但在这种“与非”逻辑存储单元结构中，一个单元存储器串接一个位线，因而由于在各位线之间需要有一个间距是不适宜对存储电路进行高度集成化的。

为克服这些缺点，有人提出图1所示的方案，即将两个单元存储器串接一个位线。日本专利暂行公报2-51170中即公开了这种结构。从图1中可以看到，两并联单元存储器串与芯片中列解码器所选择的位线BL相连接。行解码器所选择的串选择晶体管MS10A、MS11A、MS20A和MS21A和字线WL0、…、WLn所选择的n个存储单元日体管M10A、…M1nA、M120A、…M2nA与存储器串串联连接。两个串选择晶体管之所以接一个单元存储器串是为了独立选择接一个位线的两个单元存储器串。在读写数据的过程中，两个串选择晶体管中只有一个被由加到芯片上的地址置于逻辑“高”态，同时WL0、…、WLn诸字线中只有一个经选择的字线被置于逻辑“低”态。如果，举例说，用地址解码的结果选择串选择信号SS0和字线WL0。则串选择信号SS0和SS1分别被置于辑“高”态和“低”态，字线WL0则被置于逻辑“低”态。所有其它字线都置于逻辑“高”态。构成存储器串的串选择晶体管MS10A是阈电压为正的增强型晶体管，串选择晶体管MS11A则是阈电压为负的耗尽型晶体管。存储单元晶体管是根据所编程的状态选用增强型或耗尽型晶体管的。因此，串选择晶体管MS10A、MS11A和MS20A都导通，串选择晶体管MS21A则截止。位线BL0与连接点A电连接，由串选择晶体管SM21A使其与连接点B绝缘。因此，存储单元晶体管M1nA无论所编程的状态如何都导通，且视乎栅极接字线WL0的存储单元晶体管M10A的阈电压而与接地点C连接或断开。若存储单元晶体管M10A是耗尽型晶体管，位线BL0就与接地点C电连接。若存储单元晶体管M10A是增强型晶体管，位线BL0就与接地点C绝缘。这样就选取了给定的一个存储单元，同时一般由接位线的读出放大器(图中未示出)读出所选择存储器的电压。

另一方面，在结构如图1的半导体存储器中，在芯片处于备用状态期间，字线WL0、…、WLn的电压电平设于逻辑“高”态。因此，存储单元晶体管的门膜可能会因该电压电平产生的应力、制造过程中的缺陷等而破裂。在存储单元的大小微型化的超大规模半导体集成电路中，这种可能性大幅度增加。存在有缺陷的存储单元晶体管时，即使这些缺陷经例如纠错码(ECC)电路纠正，也仍然留有问题，例如，耗电量不必要地增加，这是由于备用状态期间加到遭毁坏了的栅膜上的字线电压形成的通向接地点的电流通路引起的。