[发明专利]高性能倒数精度扩张器硬件

权利要求书

1、一种高性能倒数精度扩张器硬件，由专用硬件应用于高速电脑的三维图象处理的运算，利用极少数逻辑控制，以达到在5个60ns的周期，即300ns时间内，将精度扩张至小数点以下34位，其方法为：

令f(k)= 1/(k)

∴f(k+dk)= 1/(k) + (d)/(dk) ( 1/(K) )｜K＝K₀（dk)

+ (d)/(dk) [ (d)/(dk) ( 1/(k) )]｜K=K₀(dk)²( 1/2 )+…

=( 1/(k₀) )[1+( (dk)/(k₀) )( (dk)/(k₀) -1)]

RA送下的(K)值表示如下：

xx.1……0110

｜←……K……→(34位)

｜←  K→←  dK  →

    (11位)  (23位)

其结构及操作的特征在于：

第一步骤：

由RA送下来的(K)值，小数点以下有32位，小数点前有符号位和过浮动保护位共2位；

第二步骤：

小数点以下前九位是(k₀)，经过锁存器L，形成查表地址，从而自表RAM中取得(1/K₀)值进入求和总线，回送到RA、RB、RC等暂存器堆的任意空位R17和MB，又(dk)值，即小数点下第九位以下的尾数，则再回锁到MA；

第三步骤：

表RAM输出线截断，MA、MB的锁存值下流进入乘法器，从求和总线算出(dk/k₀)值，且将(dk/k₀)值一方面回送到MA，另一方面回送到B点，利用减法器和RC送下的“1”值取和[(dk/k₀)-1]值而锁存到MB；

第四步骤：

MA和MB中的值下送相乘取得{(dk/k₀)[(dk/k₀)-1]}值，而且同时把前一步骤RC上用过的“1”，从旁支多路复用器进入累加器再送入Wallace树形加法器，取得了{1+(dk/k₀)[(dk/k₀)-1]}值，并将其结果再送入MB；

第五步骤：

最后结果是把第二步骤存在RAS第17位(即R17)的(1/K₀)取出与MB中第四步的结果相乘，且乘积(1/K₀){1+(dk/k₀)[(dk/k₀)-1]}可回写到R17位置去；

藉此超高速矩阵的硬件二级流水处理，可在60ns成{(RA)(2^N)[(RB)±(RC)]+(ACC)}运算，且精度达到小数点以下34位的精度。

2、一种如权利要求1所述的高性能倒数精度扩张器硬件，其特征在于，其中硬件结构的逻辑设计包括ASIC专用硅芯片，半导体适用于ECL、CMOS与TTL。