[发明专利]单片机开发系统仿真器的总线控制集成模块

权利要求书

1、一种单片机开发系统仿真器的总线控制集成模块，是一种双列直插式20脚的集成电路器件，其内部的控制电路是采用四个D触发器和1个R-S触发器以及两个二输入端的与非门、四个二输入端的或非门、四个三态门和一个二输入端的或门电路构成的仿真器总线控制器内的综合时序和组合逻辑的控制电路，其特征在于：该控制电路包括有：接收表示第一监控时序的信号(T0)和第二监控时序的信号(OE)而进行时序控制的第一D触发器电路(D1)，接收监控定时器的定时信号(SO)进行定时记忆的第五R-S触发器电路(D5)，接收表示监控程序运行标志的信号(S)和表示CPU中断的信号(IP)、对单片机中断操作的断点跟踪的第二D触发器电路(D2)，以及对于上述三个触发器输出信号和监控状态标志信号进行逻辑处理，并将处理结果反馈回上述三个触发器的控制电路；该控制电路中的连接关系是：

第一与非门(YF1)，接收来自外部的表示监控状态的信号(T1)，以及中断反馈信号(T2)，生成一个信号(TX)；

第二与非门(YF2)，接收来自第一与非门的输出信号(TX)和来自外部的表示第一监控时序的信号(T0)，生成一个信号(T4)；

第一D触发器(D1)，其复位端(RESET)接收来自外部的系统复位信号(CLR)，其状态输入端(D)与该触发器的反相输出端相连接，其置位端(SET)连接至Vss，其时钟输入端(CLOCK)接收来自第二与非门(YF2)的输出信号(T4)；

第五R-S触发器(D5)，其触发接点接收来自外部的表示监控定时的信号(S0)，其控制接点(R0)与第一D触发器的输出端相连接，其状态输出端即为该集成电路表示监控定时的输出信号(Y0)；

第一或非门(HF1)，分别接收来自外部的表示监控运行标志的信号(S)和第一D触发器的反相输出端信号(R1)，其输出端(I1)则与第二D触发器的状态输入端相连接；

第二D触发器(D2)，其复位端(RESET)接收来自外部的表示第一监控时序的输入信号(T0)，其时钟输入端(CLOCK)接收来自外部的表示定时器处于中断操作的信号(IP)，其置位端(SET)连接至Vss，其反相输出端接至第二或非门(HF2)的一个输入端，其状态输出端为该集成电路输出的中断标志信号(FV)；

第二或非门(HF2)，其另一个输入端接至第五R-S触发器的状态输出端(Y0)，其输出端与第三或非门的一个输入端相连接，同时还作为中断反馈信号(T2)接至第一与非门(YF1)的一个输入端；

第三或非门(HF3)，其另一个输入端接收来自第一D触发器的反相输出端信号(R1)，其输出端送出该集成电路的程序堆栈PC指针译码的输出信号(Y1)；

第四或非门(HF4)，分别接收来自外部的一个地址信号(A1)和来自外部的表示监控状态的信号(T1)，生成的信号送至第三D触发器的状态输入端；

第三D触发器(D3)和第四D触发器(D4)，其两个置位端(SET)分别连接至Vss，其时钟输入端(CLOCK)都接收来自外部的表示第二监控时序的输入信号(OE)，其两个复位端(Reset)均接收来自外部的系统复位输入信号(CLR)；其中第三D触发器的状态输出端(I1)接至第3、第4三态门(M3、M4)的控制端，其反相输出端(I0)则分别接至第2三态门(M2)的输入端和或门(H)的一个输入端；第四D触发器的状态输入端(D)接收来自外部的另一个地址信号(A2)，其反相输出端则送出该集成电路的输出信号(Y5)；

第1三态门(M1)，其输入端接地，输出端是该集成电路的片选输出信号Y2：

第2三态门(M2)，其输出端与第4三态门的输入端相连接；

或门(H)，其另一个输入端接收来自外部输入的第一读写信号(B0)，生成的信号(X0)送至第1、第2三态门(M1、M2)的控制端；

第3三态门(M3)，其输入端接收来自外部输入的第一读写信号(B)，输出端是该集成电路的片选输出信号(Y3)：

第4三态门(M4)，其输入端接收来自外部输入的第二读写信号(B1)，输出端是该集成电路的片选输出信号(Y4)。