[发明专利]串行存取的存贮器装置

权利要求书

1、一种串行存取的存贮器装置，具有一第一数据端及一存贮单元阵列，该存贮单元阵列具有多数个地址；和一移位寄存器，其响应来自控制装置的一地址时钟脉冲信号，将一存贮器装置一串行存取动作的第一个地址值贮存，此移位寄存器具一第一输入端与所述第一数据端连结，其特征在于，还包括：

一地址解码电路，其响应来自控制装置的一存取控制信号、所述第一地址值、所述地址时钟脉冲信号及一来自控制装置的时钟脉冲信号，对所述存贮单元阵列内的多数个地址进行串行存取动作。

2、如权利要求1所述的存贮器装置，其中还包含：

一数据输入端，在一第一时段以串行方式将存贮器装置一串行存取动作的第一个地址值输入，并于一剩余时段以一串列方式传送一数据；

一数据缓冲器，其分别与数据输入端及存储单元阵列连结，并响应一所述的存取控制信号及一所述的时钟脉冲信号，以串行方式传送所述数据。

3、一种具有可变地址字长能力的串行存取存储器装置，具有一第一数据端及一存贮单元阵列，该存贮单元阵列具有多数个地址；

和一移位寄存器，其响应一来自控制装置的地址时钟脉冲信号，将一存贮器装置一串行存取动作的第一个地址值贮存，此移位寄存器具一第一输入端与所述第一数据端连结，其特征在于，还包括：

一地址解码电路，其响应一来自控制装置的存取控制信号、所述第一地址值、所述地址时钟脉冲信号及一时钟脉冲信号，对所述存贮单元阵列内的多数个地址进行串行存取动作；以及

一置“0”电路，其响应所述存取控制信号、所述时钟脉冲信号及所述地址时钟脉冲信号，产生一置“0”信号以使所述移位寄存器置“0”。

4、如权利要求2所述的存贮器装置，进一步包含：

一移位寄存器，其响应一所述地址时钟脉冲信号，将存贮器装置一串行存取动作的第一个地址值贮存，此移位寄存器具一第一输入端与所述第一数据端连结；

一地址解码电路，其响应一所述存取控制信号、所述第一地址值、所述地址时钟脉冲信号及一所述时钟脉冲信号，对所述存贮单元阵列内的多数个地址进行串行存取动作。

5、如权利要求1或3或4所述的存贮器装置，其中该移位寄存器具有N个数据寄存器互相串接以构成所述移位寄存器，N个数据寄存器中的每一个数据寄存器具有一输出端(Q)、一时钟脉冲输入端(CLK)及一数据输入端(D)，N个数据寄存器中的一第一个数据寄存器的数据输入端(D)为移位寄存器的第一输入端，每一数据寄存器的时钟脉冲输入端输入所述的地址时钟脉冲信号。

6、如权利要求5所述的存贮器装置，其中该地址解码电路包含一地址锁存/计数器，其具有N个输入端，每一输入端与一对应数据寄存器的数据输入端(Q)连结，其响应一装入信号将所述第一地址值锁存，其响应一增值信号将存取地址值逐次增加。

7、如权利要求1所述的存贮器装置，其中该地址解码电路具有一EOM端，其于此存贮单元阵列的一最后地址内的值被存取时，输出一存贮器终点(End of Memory)信号。

8、如权利要求6所述的存贮器装置，其中该地址解码电路进一步包含：

一边缘检测器，其输入端分别输入所述存取控制信号、所述地址时钟脉冲信号及所述时钟脉冲信号，输出所述装入信号及增值信号。

9、如权利要求8所述的存贮器装置，其中边缘检测器包含：

一与非门，其具二输入端分别输入一读出(read)信号及一写入(write)信号，并具一输出端输出所述增值信号；

一第一或非门，其具一第一输入端、一第二输入端及一第一输出端，第一输入端输入所述增量信号；

一第二或非门，其具一第三输入端、一第四输入端及一第二输出端，第三输入端输入所述地址时钟脉冲信号，第四输入端与第一或非门的第一输出端连结，第二输出端与第一或非门的第二输入端连结并输出一第二输出信号；

一非门，其具一第五输入端及一第三输出端，第五输入端与第二或非门的第二输出端连结，第三输出端输出一第三输出信号；

一与门，其输入端分别输入所述第二、第三输出信号，输出所述装入信号。

10、如权利要求3所述的存贮器装置，其中置“0”电路包含：

一与非门，其具二输入端分别输入一读出(read)信号及一写入(write)信号，并具一输出端；

一第一或非门，其具一第一输入端、一第二输入端及一第一输出端，第一输入端和与非门的输出端相连结；

一第二或非门，其具一第三输入端、一第四输入端及一第二输出端，第三输入端输入所述地址时钟脉冲信号，第四输入端与第一或非门的第一输出端连结，第二输出端与第一或非门的第二输入端连结并输出一第二输出信号；

一非门，其具一第五输入端及一第三输出端，第五输入端与第二或非门的第二输出端连结，第三输出端输出一第三输出信号；

一或非门，其两输入端分别输入所述第二、第三输出信号，输出所述置“0”信号。