[发明专利]利用可控振荡器的电路装置产生同步时钟的方法

说明书

本发明涉及用于利用一种电路装置产生一同步时钟的方法，这种电路装置可以作诸如数字信息传递系统中的时钟发生器的基础。

为保证数字信息不受干扰地进行传送需要具有长期可靠性的高质量振荡器。为此目的，一般采用石英振荡器，它由微处理器和数/模转换器进行调谐，并形成诸如基本的锁相环等相控制电路，见W.Ernst，Hartmann H.L.：New ClockGenerator for EWSD，telecom report 9(1986)，brochure 4，pages 263-269。

实现时钟发生器的高精度和稳定要求，需要很昂贵的电路，需要采用诸如微机控制的数字相控制电路(DPLL)。而且，可控石英振荡器的物理特性产生了某些限制。因而，必须在控制范围(电压控制晶体振荡器(VCXO)的“频率牵引”范围)和稳定性之间进行平衡，因为石英振荡器的稳定性随控制范围的增加而下降，从而限制了控制的范围。由于描述控制电压与频率之间的函数关系的控制曲线(Kv的电压/频率特性)的非线性，当制作电路时必须考虑50％的容差。因而，相控制电路在设计上必须是为±50％的放大涨落(Kv值的变化)的，并具有±50％的带宽容差。最后，控制范围的分辨率受到数/模转换器的步宽的限制，其中在数/模转换器的运行中温度改变和非线性是附加的变量。一般地，数/模转换器必须被提供有±12V的运行电压。在可调谐的恒温控制石英振荡器中，低的长期稳定性、温度依赖性和控制曲线的非线性在制作高精度时钟发生器时会产生问题。

本发明的一个目的，是提供一个成本低且普遍适用的振荡器，它在保持紧容差的同时，可在不影响其稳定性的情况下在大范围内进行连续的控制。

根据本发明，一个稳定的、固定频率的振荡器向一可变驱动电路提供了一固定频率的信号，该电路又将一可变频率输出提供给一锁相环电路。

又根据本发明，该可变分频电路可包括加法器，该加法器在其第一输入端响应一微处理器接口并在其第二输入端响应一寄存器输出以在其数据输出端提供一和信号并在其进位输出端提供一进位信号。加法器的数据输出被提供给一由固定频率输入提供时钟信号的寄存器。该可变分频电路还可包括一周期挪用单元，它响应加法器的进位输出和固定频率信号以向一固定分频器提供一周期挪用输出信号，而该固定分频器又向锁相环提供可变分频器的输出。

又根据本发明，该锁相环可包括一模拟相位比较器，用于将锁相环的输出与可变分频器的输出相比较。该相位比较器的输出被提供给一用于提供一模拟锁相环输出的电压控制晶体振荡器。

且根据本发明，并不是提供一固定频率给一可变分频电路，而是将其提供给一固定分频器，后者又向锁相环的相位比较器的输入端之一提供一输出。锁相环的该输出被提供到可变分频电路，后者将其输出作为第二输入提供提供给锁相环的相位比较器。在此情况下，可变分频电路可包括一加法器，后者在第一输入端响应于一微处理器接口并在一第二输入端响应于一寄存器的输出，该寄存器由锁相环的输出的分频形式提供时钟信号。加法器的数据输出被提供给寄存器，同时进位输出被提供到一周期挪用单元，后者响应于锁相环的输出并用于提供一周期挪用输出，该周期挪用输出可被分频并被作为可变分频电路的输出提供给锁相环的相位比较器的第二输入端。

根据本发明，可变分频器可包括一加法器，后者在其第一输入端响应于一微处理器接口并在其第二输入端响应于一寄存器输出，该寄存器由来自稳定参照振荡器的一分频固定频率信号进行定时并对加法器的数据输出进行寄存。该加法器的一个进位输出被提供到一第一周期挪用器，后者也响应于来自稳定振荡器的固定频率信号。第一周期挪用的输出被提供给一分频器，该分频器将其输出提供到锁相环中的相位比较器的第一输入端。在可变分频器中的一第二周期挪用器响应加法器的进位输出和锁相环的输出，用于提供一输出信号，该输出信号被分频并被提供在锁相环的相位比较器的第二输入端。如果需要，锁相环的输出可被再次分频。

根据本发明，提出了一种使用本发明的可控振荡器提供同步时钟的方法，该振荡器包括微处理器控制电路和低费用锁相环，用于在大范围内提供高精度频率。