[发明专利]测试静态RAM的方法和装置

说明书

一般地说本发明涉及集成电路存储器，更具体地说，涉及用于测试静态随机存取存储器(SRAM)的方法和装置。

静态随机存取存储器一般应用在需要高速度的应用领域，例如应用在数据处理系统中作为超高速缓冲存储器，一个SRAM一般都是以行和列构成的存储器单元阵列来实现的。每个SRAM单元存储一比特数据，并表现为一对反相器，这一对反相器在差分存储节点上其输入和输出是交叉耦合的。所述SRAM单元是“双稳”的，即它在两个可能的逻辑电平中的一个电平上是稳定的，所述单元的所述逻辑状态由两个反相器输出端中无论哪个输出端为一个逻辑高电平来确定，并且通过在合适的单元输入端上施加一个足够强度和宽度的电压可以使所述逻辑状态发生变化。

图1以示意图的形式说明了现有技术中四晶体管存储器单元10。四晶体管存储器单元10包括多晶硅负载电阻11和12，N-沟道晶体管13-16，电阻11有一个第一端子接到以“V_DD”标示出的电源电压上，以及一个第二端子。电阻12有一个与V_DD相连接的第一端子及一个第二端子，N-沟道晶体管13有一个在存储节点101处与电阻11的第二端子相连接的漏极，一个与电阻12的第二端子相连接的栅极，以及一个与以“V_SS”标志出的电源电压端相连接的源极。N-沟道晶体管14有一个在存储节点102处与电阻12的第二端子相连接的漏极，一个与电阻11的第二端子相连接的栅极，以及与V_SS相连接的源极。N-沟道晶体管15有一个与比特线(以“BL”标示)相连的第一漏/源极端，一个在存储节点101处与电阻11的第二端子相连接的第二漏/源极端，以及一个与以“WL”标示的字线相连接的栅极，N-沟道晶体管16有一个与以“BL*”标示的比特线相连接的第一漏/源极端，一个在存储节点102处与电阻12的第二端子相连接的第二漏/源极端，以及一个与字线WL相连接的栅极。(注意：在信号名或线名之后的“*”号表示该信号或该线是与同名但无“*”号的信号或线逻辑互补的。)。

为了在单元10中写入一个数据比特，字线WL被提供以逻辑高电压，以使耦合晶体管15和16被导通，一个逻辑高电压一般来说约等于电源电压，逻辑低电压等于零伏特。通过施加一个大得足以使存储节点101和102改变其逻辑状态的差分电压到比特线对BL/BL*上，(如果必要的话)，那么可以使存储在单地10中的数据被重写。例如，假定一个逻辑1被写入到单元10中，比特线BL被提供有逻辑高电压，比特线BL*被提供有逻辑低电压。比特线BL的逻辑高电压被提供到在节点101处的下拉(pull down)晶体管13的漏极上，以及下拉晶体管14的栅极上。比特线BL*的逻辑低电压被提供到下拉晶体管14的漏极上及下拉晶体管13的栅极上。下拉晶体管14是导通的，可使存储节点102耦合到V_SS上，下拉晶体管13基本上是不导通的，可以使逻辑节点101处于逻辑高电压。在存储节点101上的逻辑高电压可使下拉晶体管14的栅极保持在逻辑高电压，于是使单元10锁定在较稳定状态直到在另一个写周期中被重写。

为了读单元10，比特线对BL/BL*通过比特线加载(未示出)被预先充电，并使电压大致等于V_DD，或V_DD减去阈值电压(VT)那么低。字线WL是逻辑高电压，当字线WL是逻辑高电压时，耦合晶体管15和16是导通的，这使得存储节点101和102被耦合到比特线对BL/BL*上。在存储节点101是逻辑高电压且存储节点102是逻辑低电压的情况下，比特线BL保持在逻辑高电压，比特线BL^*经耦合晶体管16被拉低于是使得与逻辑1相对应的一个小的差分电压从单元10读出。

SRAM单元10应该是足够稳定的，以防止在单元10的读操作期间，或当单元10处于是存储模式时所存储的数据比特的逻辑状态发生变化。如果该单元有不足够的噪声容限，那么，存储在单元10中的逻辑状态可能会被无意地改变，例如当单元10在读操作中被访问时。

单元10的稳定性可以依据三种稳定性模式来加以说明：存储模式、工作模式以及过渡模式。一个SRAM当它在读或写周期期间没正被访问时，它就运行在存储模式下。反之，当一个SRAM在读或写周期期间正在被访问时，它就工作在工作模式下。一个单元当它从工作模式转变到存储模式，或从存储模式转变到工作模式时，它就运行在过渡模式下。有若干个静态噪声容限与这些运行模式中的每一种相关，它们确定着该单元的稳定性。