[发明专利]同步二进制计数器

说明书

本发明涉及同步二进制计数器，更具体地说，涉及以进位信号使用信号传输系统的一种同步二进制计数器。

众所周知，同步二进制计数器是采用多个响应周期特定的时钟的触发器进行递加计数和递减计数的电路元件，它是一般集成电路和存储器在接收地址信号和进行内部数据存取中必不可少的电路元件。简单式的计数器接收上一级的输出，再根据同步时钟的转变给下一级产生输出。但在各级利用上一级产生的进位信号来产生输出的计数器主要用来提高工作的稳定性和效率。

这种使用进位信号的计数器需要有一进位脉动时间以达到进位信号在各级的传送，因此传输时间耗费较多。美国专利3,943,478和4,679,216公开了累进地门控所有前面各级的输出信号使其传播到下一级的输入信号上的同步二进制计数器。然而，各级的重复使用，使门控中所用的“与非”门(叫做“先行门”)的输入端复杂化，这对计数器电路的集成化是不利的。

美国专利4,037,085介绍了一种通过监视各级的电流来确定下一级的状态的计数器。但因进位信号从第一计数级传送到第二级的传输时间的原因使工作速度的效率未能令人满意。

上面说过，进位信号的传输速率是确定响应同步时钟周期的同步计数器计数性能的一项重要因素。尤其是当同步二进制计数器用在高速作业的半导体存储器[例如动态RAM(随机存取存储器)]中时，传输速率是在误动作和地址计数作业可靠性方面的有待改进的问题之一。

韩国专利申请93-7127中公开了装在半导体存储器中的同步二进制计数器的一个实例，这里也把该文献包括进来，以供参考。在图1所示的这种同步二进制计数器中，地址信号AO-A8是九个计数级的输入信号，同步时钟CLK、复位信号SET和通电启动信号φVCCH则共同施加到该九个计数级上。施加到每个计数级的各相应进位信号CAR0-CAR7使用通过“与非”门11、13、15、17、19、21和23(以下简写为11-23)的信号，这些“与非”门各自接收施加到前一计数级的进位信号，并接收前一计数级的输出信号，倒相器12、14、16、18、20、22和24(以下简写为12-24)则接收“与非”门11-23的输出信号，除了第一进位信号CARO与第一输出信号Q0相同。

图2示出了用作图1的各计数级的T触发器。使复位信号SET处于逻辑“高”态时，逻辑倒相状态的地址信号Ai就锁存在锁存电路66。收到地址信号Ai之后，复位信号SET就下降到逻辑“低”态。进位信号CARi-1(其中i为0至7的任一数字)处于逻辑“低”态时，节点40的电压置于逻辑“低”态，于是传输门64截止。即使传输门62因逻辑“低”态的节点40的电压而导通时，锁存电路66产生的地址信号Ai的倒相信号也不会从此址信号的初始逻辑状态反转。当进位信号CARi-1处于逻辑“高”态时，如果同步时钟CLK置于逻辑“低”态，被倒相器72从地址信号Ai的初始逻辑状态所倒相的信号就锁存在锁存逻辑电路66中。若同步时钟CLK从逻辑“低”态升高到逻辑“高”态，则传输门62导通，锁存电路66的输出信号则倒相。倒相信号锁存在锁存电路68中，且输出信号Qi反转。因此图2的T触发器的输出信号Qi是进位信号CARi-1将地址信号反转得出的。