[实用新型]干线节点交换机无效
申请号: | 94214301.9 | 申请日: | 1994-06-18 |
公开(公告)号: | CN2203809Y | 公开(公告)日: | 1995-07-19 |
发明(设计)人: | 苏自旺 | 申请(专利权)人: | 电子工业部第五十四研究所 |
主分类号: | H04Q3/58 | 分类号: | H04Q3/58 |
代理公司: | 河北省科技专利事务所 | 代理人: | 高锡明 |
地址: | 050081 *** | 国省代码: | 河北;13 |
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摘要: | |||
搜索关键词: | 干线 节点 交换机 | ||
1、一种由线路接口电路(1)、中继信令处理器(3)、环路信令处理器(4)、主处理器(5)、时钟定时电路(6)、分组交换电路(7)、电源(8)组成的干线节点交换机,其特征在于还有数据交换电路(2)组成,其中线路接口电路(1)、数据交换电路(2)各由四路电路构成,各线路接口电路(1)的入端1、2分别与端口A、B连接、出入端3由数据时钟线分别与数据交换电路(2)的出入端1连接,数据交换电路(2)的各入端2由地址总线并接后再与时钟定时电路(6)的出端1连接、各出端3由环路信令总线(RBUS)并接后再与环路信令处理器(4)入端1连接、各出入端4由数据总线(DBUS)并接后再与中继信令处理器(3)的出端3、环路信令处理器(4)的出端3并接、同时还和分组交换电路(7)的出入端2连接、各出端5由中继信令总线(TPBUS)并接后再与中继信令处理器(3)入端1连接,中继信令处理器(3)、环路信令处理器(4)、主处理器(5),时钟定时电路(6)各出入端2由主处理器总线(PBUS)并接后再与分组交换电路(7)的出入端1连接,电源(8)的电压输出端+V与各组成电路的电源端连接。
2、根据权利要求1所述的干线节点交换机,其特征在于各数据交换电路(2)由数据缓冲接收器集成块(9)、数据发送器集成块(10)、数据存储器集成块(11)组成,其中线路接口电路(1)的两路数据出端3-1、两路时钟出端3-2分别与数据缓冲接收器集成块(9)的1、3脚、2、4脚连接,数据缓冲接收器集成块(9)的数据缓冲5至12脚分别与数据存储器集成块(11)的1至8脚连接,数据存储器集成块(11)输出数据11至18脚由数据总线(DBUS)与数据发送器集成块(10)的数据交换1至8脚连接、同时还和其它数据交换电路(2)的出入端4、中继信令处理器(3)的出端3、环路信令处理器(4)的出端3、分组交换电路(7)的出入端2并接,数据缓冲接收器集成块(9)的环路信令15至22脚由环路信令总线(RBUS)与环路信令处理器(4)入端1连接、中继信令23至30脚由中继信令总线(TPBUS)与中继信令处理器(3)入端1连接、地址码34至41脚由地址总线与时钟定时电路(6)的出端1连接、13、14脚分别与数据发送器集成块(10)的10、9脚连接、电源31至33脚与电源(8)的电压输出端+V连接、42脚接地端,数据发送器集成块(10)的输出时钟11、13脚分别与线路接口电路(1)的入端3-4连接、输出数据12、14脚分别与线路接口电路1的入端3-3连接、电源17至19脚与电源(8)的电压输出端+V连接、15、16脚与地端连接,数据存储器集成块(11)的10脚与电源(8)的电压输出端+V连接、9脚与地端连接。
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