[发明专利]多端口数据存储装置及其运行方法

说明书

本发明涉及一种多端口数据存储装置，具有至少一个所谓多端口-RAM方式的写—读—随机存取存储器，具有在众多端口与随机存取存储器之间安置的多个数据寄存器和多个时分复用元件，用于在众多端口之间和/或在众多端口与随机存取存储器之间进行协调的数据传送。

在现有技术背景下人们知道，多端口数据存储装置常常表示为所谓的多-端口-RAM或者多-端口-SRAM。因此这样的存储器部件具有2、3、4或者在极个别的情况下多于4个门，即端口，经这些端口可以把数据读入此存储器部件(RAM)或者把数据由此部件读出。例如众所周知，Motorola部件MC 62110或者MC 67D709(见相应手册)就是属于这类装置。通常情况下每个端口由9个输入/输出端(1字节+1冗余位)组成。在此所述类型的装置中，读入存储器部件或者由存储器部件读出都经时分复用元件协调进行，因为在已知类型的装置中，这些端口不能同时对存储器部件进行存取。就是说，各个端口经时分复用器与存储器部件连接。在已知的装置中通常是时分复用器与存储器部件之间的通信只通过数据通路进行。此外，这些装置是由随机存取存储器(RAM)、时分复用器和许多端口以适当的数据导线布线在一个芯片上实现的。于是此芯片可以导致通过在一个或多个端口与存储器部件之间构成存取并通常通过在芯片上实现传送动作(数据传送)，所有其余的端口随机存取存储器的存取从根本上是锁定的。

由于处理器的速度不断提高，缩短随机存取存储器的存取时间是必要的。这种存取时间的缩短已不再能用优化数据存储器存取所用的常规时分复用方法来提高或者改善。优化超高速缓冲存储器的存取时间是特别有意义的，因为超高速缓冲存储器与微处理器有直接通信联系。在微处理机芯片上有多处提供了这类超高速缓冲存储器，然而人们往往设计安装外部超高速缓冲存储器，于是其中不断增加对快速流水线—SRAM的需要。这种RAM涉及的是所谓静态RAM，缩写为SRAM。这类器件或者以一门，即所谓的单—端口—SRAM，或者以二门，即所谓的双—端口—SRAM提供。几种特殊的双—端口—SRAM，如上面所提到的MC62110，还有可能把数据从一个端口直接引导到另一端口而与内部SRAM参与实际数据传送无关。就是说，此处数据直接在各个端口之间流动，即不经过随机存取存储器。这样一种运行方式称为旁路。如上所述，微处理器对随机存取存储器的快速存取是必要的，在高速缓冲存储器表现得尤为明显。这些已知的运行方式在工作期间每次把一个端口与随机存取存储器联接在一起。在随机存取存储器与连结在一起的端口之间进行数据传送时其它端口被排除在存取之外。

因此，在某时刻总是只能进行一个数据传送是有缺点的，因为对于每个数据周期或者直接对SRAM存取或者经旁路占用这些端口。这样，例如对于一个有4个数据传送的脉冲串将完成4个内部SRAM—存取。在所谓的后备—超高速缓存—系统结构上实现的单端口SRAM中，只有一个端口与超高速缓存连接，当然这种数据传送是无干扰的。

然而这种效应在分级超高速缓存系统结构中是有干扰的，该种系统结构中，对某一端口的数据传送将排除在另一端口上独立的数据传送(未经旁路耦合)。

因此，如上所述，在提供脉冲串的情况下对存储器的存取时间越来越成为脉冲重复频率的限制因素。

文献EP0136218已经公布的一种装置具有一个并行的输入口，在这里称作门或端口。其中这些单独的并行输入口每个都具有串行的缓冲存储器或寄存器，以便把有限数量的数据位在经复用器传输之前暂时存储。

其中，复用器对随机存取存储器进行时间协调的直接存取。更确切地说这里能够在输入端口把数据或者脉冲串暂时存储或者放在一边，而且复用器以最佳时间方式对随机存取存器进行直接存取。其中，设置中间存储器虽然就存储器的存取而言提高了可用性和承载能力，但是在复用器和随机存取存储器之间的存取只是经一条简单的数据线实现的。这种结构装置已不能满足先进的处理器对存取时间优化的要求。此外，在端口之间缺少直接通路。

因此，由这样的技术背景出发，本发明的目的是实现数据存储器装置的一种电路布线和运行方法，使存储器部件在各种应用/结构系统中能够普遍使用，而且还能提高数据传送带宽。

此项目的按本发明以下的总构思、用具有以下特征的多端口数据存储装置得以解决：