[发明专利]改进的锁相环路

说明书

本发明涉及一种改进的锁相环路。

锁相环路(PLL)通常被用来通过对称之谓基准信号的输入信号与内部振荡器的信号进行同步，以合成输出信号。PLL通常包括相位检测器、滤波器和基准振荡器。借助于将一数字分割器(以N除)插入基准信号通路，而将另一个数字分割器(以M除)插入振荡器输出通路则该振荡器将是以由M/N所选基准频率而输出，在M/N等于1的场合，则表示在任何通路中都无数字分割器。

当输入频率和基准振荡器频率之间差是零或是极小时，该PLL被称为在锁定状态。当存在频率差时，无论是当该锁定状态被干扰或是当基准输入改变了频率，该PLL都进入到动态，使振荡器频率受到调整，直到再次实现领定状态为止。

相位检测器(PD)产生指示输入该PD的一个输入信号及一个振荡信号之间的相位差的信号。该PD可以多种方式实现，具体到每一种都有其独到的特点。很常见的一种PD电路是一种具有三态输出的数字相位频率比较器。这种特定类形的PD被称为型-II相位检测器。这种型-II相位检测器使用在需要进行频率锁定以及相位锁定的场合。

型-II相位检测器通常与一个充电激励器件结合使用，该器件将PD的三态输出转换成一个信号，经滤波后对内部振荡器进行控制。PD的三态输出以UP、DOWN和NEITHER表示。当PD输出态为UP时，充电激励器使电流进入滤波器的输入端；当PD输出态为DOWN时，充电激励器从滤波器输入端除去电流；而PD输出态为NEITHER时，没有电流流动。

PLL的滤波器将一个电压加到内部振荡器，影响其振荡频率。滤波器最简单的形式是一支电容。该电容用作一个积分器，累积由充电激励电路输出的净电荷，产生出能够用于控制一内部振荡器的稳定电压。这种振荡器称为压控振荡器(VCO)。

当PLL处于动态时，当该环路试图获得锁定的同时，PD产生出许多UP、DOWN和NEITHE输出状态。当环路锁定，由于没有必要确定校正，所以该PD只产生NEITHER输出。这意味着在这种静止锁定状态中其环路无增益，尤其是该充电激励电路不驱动任何电流。不被驱动的信号被称作为高阻信号，它对于提取任何种类的外来噪音是十分灵敏的。

为克服在PLL系统中的这种固有缺点，对于灵敏的这一个或多个节点必须进行噪音屏蔽，这将使硅面积造价昂贵，且由于采用了多种取决于设计者控制外部参数的技术，因此实现起来十分困难。经常采用硅片设计的多样变形以最终实现所希望的性能。

经常用来减轻这种屏蔽固有变化的伴用技术是采用微分滤波器。微分滤波器仅滤波两个信号间的差异。这意味着如果某些噪音以完全相同的方式耦合到两个输入端，其差值不会被改变，因而使噪声对其无影响。由于此噪声对于两个信号属共同的，故这种称作共模信号的信号加到两个信号后，随即被这两个信号相减。

微分滤波器并不是完美无缺的。尽管在输出中仅发现这种原有共模信号功率的极小部分，但这种共模信号的某些成分将残存。

在实际系统中，多数噪音源并不均匀地耦合到每一个微分信号上。当这种微分信号没有被驱动输入滤波器时，即该环路在锁定时，这种影响变得特别重要，本发明的目的是为了解决上述存在的问题。

本发明提供一种PLL，它采用一个型-II相位检测器、一个充电激励装置、一个逻辑电路、一个微分滤波器和一个VCO。该PLL也可采用数字分割器。当该PLL处于锁定态时，相位检测器控制逻辑电路，确保来自任何信号源的非相关噪声的出现对于微分滤波器的输入都是共模信号。

当PD是NEITHER输出时，该微分滤波器的输入端由一晶休管和一个连接线相连接，使两个输入端成为一单一节点。这保证任何噪声对于滤波器均属共模输入，并使之不影响VCO的输入。如果该NEITHER输出是起因于PLL一开始处于锁定状态，则由于不存在对于VCO输入的干扰，将使PLL继续工作在锁定状态。

采用仅一个逻辑器件和一个晶体管，可使该PLL不再对误差信号灵敏，该误差信号能使其返回非锁定状态并从先前锁定变为动态状态。由于逻辑器件和晶体管在集成电路中属于现有可得的，且无需额外空间及其它材料，这种“屏蔽”是廉价的。

本专业技术人员清楚本发明的其余特征。

下面将以实例的方式但不受其约束地参照附图对本发明予以说明，其中相同标号表示相同元件。

附图简要说明：

图1是本发明包括一充电激励装置的一个数字PLL的实施例。

图2是本发明实施例中控制充电激励装置的逻辑装置的详释图。

图3是本发明另一实施例的一个详释图。