[发明专利]用来获得高带宽的半导体存储器件及其信号线的排列方法

说明书

                  发明的背景

本发明涉及到一种半导体存储器件，更确切地说是一种半导体存储器件及借助于含有多路I/O线的芯片结构能实现高带宽的一种信号线排列方法。

在半导体存储器件的设计中，最重要的细节之一是选取一种合适的芯片结构。表示半导体存储器件性能的各个参数，例如功率耗散、高速运行、芯片尺寸等，都依赖于芯片的结构。换言之，好的芯片结构适应性大大有助于满足对这些参数的要求。正如本技术领域熟练人员熟知的那样，在实际设计芯片结构的过程中，在改变和增加外围电路以及提高半导体存储器件密度的情况下，芯片结构的适应性可以使基本结构保持原样而无须作任何改动。芯片结构的适应性可容易地适应这些变化。目前，半导体存储器件发展的一个目标是获得与高密度半导体存储器件相称的高带宽。换言之，半导体存储器件的概念已从单纯的高密度存储器件改变为具有高的带宽并与系统速度同步的存储器件。例如，在集成度为64M或更高的存储器件的情况下，特别是在RAM总线动态RAM或带有诸如256M动态RAM母版本(mother version)的同步动态RAM的情况下，一个运行周期应当处理256位数据。因此，为满足半导体存储器件向高带宽的发展趋向，待要以256位母版本使用的存储器件应具有256位(每周期)的内部带宽。多制造厂家的存储器件设计人员都在研究具有尽可能高的带宽的结构。同时，存储器件的密度越高，芯片的尺寸就越大。结果，由于各线负载的增加，数据的读出和写入就遇到困难。这些困难就产生了对于新结构的绝对必要。

图1示出了常规半导体存储器件中256M芯片的一种结构。在例如美国专利5247482号(题为“具有高速写操作的半导体存储器件”)中，还公开了基于图1所示芯片结构的内部列的电路结构。倘若选择常规折叠位线结构来构成256MDRAM，则需要32K字线和16K位线。当然，512个单元可以连接到一个位线，但通常是256个单元连接于一个位线。因此，用一个字线可以激活一个2M的阵列。此处假设刷新周期相当于16K，由一行地址选通信号RAS的一次激活应该沿芯片的长度方向启动二个字线。从而在总共256M中，8M的阵列可被激活。若阵列如图1所示被激活且读出放大器(Sense amplifier)区域中置有二对I/O线，在2M阵列中要控制的数据数目为4，此数目相当于I/O线的数目。于是，在总共256M中，可控制16个数据。由于这同所希望的256位内部带宽大相径庭，故高带宽的实际获得是不可能的。而且用上述芯片结构无法实现高带宽。还有，在这种芯片结构中，I/O线的负载以及用来将I/O线连接到位线的门晶体管的结负载都很大，可能导致读操作执行时I/O线的电压难以施加。而且，由于图1所示数据I/O线是通过门晶体管直接连接到位线，在写操作执行时，结负载和位线会被损害。因此人们认为图1的结构不适于高密度存储器件。

图2示出了常规半导体存储器件的另一个实施例，比之图1，用它可获得高带宽且图1中的线负载此时已大为降低。图2发表在《1991年VLSI电路研讨会》PP133-134论文“CircuitTechniques For a Wide Word I/O Path64 Mega DRAM”中。欲知图2的细节，可读上述论文。在图中，利用子I/O线和本地I/O线降低了I/O线的负载。而且将预定数目的读出放大器集成在子I/O线，以通过放大器向本地I/O线传送数据。这一现有技术具有一定程度的内部带宽，但其缺点是执行写操作时通过它来传送数据的NMOS晶体管的数目很大。图3是一个框图，示出了图2的数据I/O线。在执行写操作时，借助于带有选取块列信息的信号SEC SELECT的启动，本地I/O线上的数据被传送到图2的晶体管2，但若确定子I/O线的信号YWRITE被启动，则数据通过晶体管4被传送到子I/O线。若在连接于一子I/O线的多个位线中选定的预定位线的信息信号S/A SELECT被启动，数据就通过晶体管10被传送到位线。如上所述，当写操作执行时，由于数据传输只通过三个NMOS晶体管从I/O线传送到位线，这对于在具有大的线负载的高密度集成的存储器件中执行写操作是极为不利的。

因此，本发明的一个目的是提供一种半导体存储器件及其中信号线的排列方法，借助于芯片结构它可实现高带宽。

本发明的另一目的是提供一种半导体存储器件及其中信号线的排列方法，借助于芯片结构，在执行读和写操作时它可执行高速数据存取操作。