[发明专利]改进型编址方法和系统

说明书

本发明一般性地涉及数据处理系统里的改进的编址方法和系统，并具体地涉及一种处理器里的改进的编址方法和系统，这种处理器具有m+n位的地址位宽度并使用宽度小于m+n位的地址寄存器。更具体地，本发明涉及一种改进型的编址方法和系统，其把m位高位比特存储到一个地址寄存器里，这m位高位比特对应于存储器内的一个地址范围，该存储器含有多个要在一个处理器里执行的数据。

在计算机系统的设计中，为增强性能应用了许多不同的设计技术。这些设计技术包括增加处理器的数据及地址位宽度，减少处理器的指令集和在处理器里以流水线方式处理指令。当前，许多计算机的体系结构采用64位编址，因为64位编址比起常规的32位编址具有大得多的地址空间和更高的吞吐量。可以理解，在包括64位编址和流水线执行两种技术的计算机体系结构里，性能将会大大增强。

但是，在流水线方式下运行处理器引起通过把指令的相联地址存储到缓冲区和栈里以对处理器内指令的执行进行跟踪的额外要求。在64位处理器内，用于跟踪指令执行的地址缓冲区和栈所需的处理器芯片面积变得相当大。因为处理器芯片的成本随着芯片面积的增大而增加，应用常规编址技术的64位流水线处理器要大大贵于32位处理器。

从而，需要一种在64位流水线式处理器内的编址方法和系统，这种编址方法和系统通过应用小于64位的编址单元使得所需的处理器芯片面积为最小。

因此，本发明的一个目的是在数据处理系统中提供一种改进的编址方法和系统。

本发明的另一个目的是在一种处理器里提供一种改进的编址方法和系统，这种处理器具有m+n位地址位宽度并使用位宽度小于m+n的地址寄存器。

本发明的再一个目的是提供一种改进的编址方法和系统，其在一个地址寄存器里存储m位高位比特，这m个高位比特对应于一个地址范围，这个地址范围内含有多个要在一个处理器里执行的数据。

如现在所描述的那样达到上述目的。公开一种在具有m+n位的地址位宽度的一种流水线式处理器里的改进的编址方法，该方法包括存储对应于一个第一地址范围的m位高位比特，该第一地址范围包括多个该流水线式处理器所执行的被选择数据。同时还存储该被选的多个数据中各个数据相应地址的n位低位比特。在确定该处理器内要执行的一个后继数据的地址之后，取这个后继数据。响应取其地址超过该第一地址范围的一个后继数据，把一个状态寄存器置为两个状态中的第一状态，以指示需要更新该第一地址寄存器。响应被置为两个状态中的第二状态下的该状态寄存器，调度该后继数据以在该流水线式处理器内执行。然后存储该后继数据的n个低位比特，从而减少用于存储要在该流水线式处理器中执行的指令的地址的所需要的存储器。

本发明的上述及另外的目的、特点和优点将在下述详尽的文字说明中变得明了。

在所附权利要求书里陈述确认的本发明的特性的新颖特征。但是，通过参照对一种示意实施例的下述详细说明并连同阅读附图将最好地理解该发明本身、以及使用的最好方式、它的其它目的和优点。附图为：

图1表示应用本发明的方法和系统的一个处理器的指令处理单元的框图；

图2描述一个进程的流程图，该进程由图1所示的指令处理单元使用以确定一个后继指令的地址；

图3描述一个进程的流程图，该进程用于更新图1中所示的高位地址寄存器(HOAR)以及

图4描述一个进程的流程图，该进程应用来自一个先前取地址请求的一个偏移以计算一个地址请求。

现参照附图，并特别参照图1，图1表示应用本发明的方法和系统的一个64位流水线式处理器的指令处理单元的框图。本发明利用指令超高速缓冲存储器26内的地址局部性从而减少指令处理单元10所需要的处理器芯片面积。指令地址的局部性允许HOAR12存储所有在该处理器内执行的指令的32位高位比特。从而，该处理器的执行流水线中的指令可以通过仅把该指令地址中的32位低位比特存储到完成缓冲器13中得到跟踪，完成缓冲器13是一组32位的缓冲器。使用32位的而不是64位的缓冲器存储指令地址减少了处理器芯片的总容量，从而降低了成本。通过应用32位而不是64位的加法器计算相对指令地址进一步使得指令处理单元10所需的处理器芯片面积成为最小。

如图示，指令处理单元10包括高位地址寄存器(HOAR)12，取指令地址寄存器(IFAR)14，预取单元16，调度单元18，分解单元20，完成单元22和多路复用器24及25。