[发明专利]非易失性半导体存储器件及其过写入补救方法

权利要求书

1．一种非易失性半导体存储器件，它包括：

包含多个存储器单元的存储器单元阵列(11)；

连接前述存储器单元阵列的位线，

其特征在于，还包括：

锁存为了写入被选定的前述存储器单元的数据，以及从前述存储器单元读出的数据的锁存电路；

连接在前述锁存电路和前述位线之间，当在多个前述存储器单元中有过写入状态的存储器单元的情况下，读出该存储器单元的数据，复制在前述锁存电路中，当消除前述存储器单元的数据后，将复制在前述锁存电路中的数据写入前述存储器单元的控制电路。

2．如权利要求1所述的非易失性半导体存储器件，其特征在于：前述存储器单元阵列，构成用多个前述存储器单元的各电流通路串联连接的NAND型存储器单元(21-1,～21-n…2n-1,～2n-n)，此NAND型存储器单元的一端与前述位线连接着。

3．如权利要求1所述的非易失性半导体存储器件，其特征在于：前述存储器单元在数据写入时，有选择地提高阈值电压，消除时一同降低阈值电压。

4．如权利要求1所述的非易失性半导体存储器件，其特征在于：前述多个存储器单元的各电流通路在位线上并联连接，前述存储器单元在数据写入时，有选择地降低阈值电压，在消除时一同提高阈值电压。

5．如权利要求4所述的非易失性半导体存储器件，其特征在于：前述多个存储器单元，构成NOR型存储器单元(MC1’-MCn’)。

6．如权利要求4所述的非易失性半导体存储器件，其特征在于：前述多个存储器单元，构成AND型存储器单元(190)。

7．如权利要求4所述的非易失性半导体存储器件，其特征在于：前述多个存储器单元，构成DINOR型存储器单元。

8．如权利要求1所述的非易失性半导体存储器件，其特征在于：进一步具备消除1页数据的消除装置。

9．如权利要求8所述的非易失性半导体存储器件，其特征在于：前述消除装置，对于1页数据，如果将过写入的存储器单元的阈值电压设定成正常写入完的存储器单元的阈值电压，就可以进行充分的消除动作。

10．权利要求1所述的非易失性半导体存储器件，其特征在于：前述控制电路具有：

电流通路的一端连接在前述锁存电路的第1节点上，电流通路的另一端连接在前述位线上，与供给栅的第1定时信号相对应地将前述第1节点上存储的数据供给在前述存储器单元阵列中选出的存储器单元的第1晶体管；

栅连接在前述位线上，与前述位线的电位相对应地控制导通状态的第2晶体管；

电流通路的一端连接在前述锁存电路的第2节点上，电流通路的另一端连接在前述第2晶体管的电流通路的一端，在验证写入后的数据的写入核实时，与供给栅的第2定时信号相对应地向第2节点传送前述位线的电位的第3晶体管；

电流通路的一端与前述第1节点连接，电流通路的另一端与前述第2晶体管的电流通路的一端连接，在验证过写入状态的存储器单元的过写入核实时，以及在数据读出时，与供给栅的第3定时信号相对应地传送前述位线的电位至前述第1节点的第4晶体管。

11．如权利要求10所述的非易失性半导体存储器件，其特征在于：进而具有栅与前述位线连接，电流通路的一端与前述第4晶体管的电流通路的另一端连接的第5晶体管(Q31)。

12．如权利要求10所述的非易失性半导体存储器件，其特征在于：进一步具有栅与前述第2节点连接，电流通路的一端与核实线(VF)连接，在前述写入核实时，以及过写入核实时，与存储在前述第2节点的数据相应地控制导通状态的第6晶体管。

13．如权利要求10所述的非易失性半导体存储器件，其特征在于：前述第4晶体管的电流通路的一端，与前述第2节点连接。

14．如权利要求10所述的非易失性半导体存储器件，其特征在于：进一步具有在前述写入核实时，向选择出的存储器单元的栅供给第1电压，并从该存储器单元读出数据的同时，发生前述第2定时信号的写入核实装置。