[发明专利]半导体器件及信号处理系统

说明书

本发明涉及到半导体器件和运算器件、使用该半导体器件的信号转换及信号处理系统，更确切地说是涉及到能够执行并行算术运算的半导体器件及能够执行例如相关算术运算、转换信号的A/D(模拟—数字)或D/A(数字—模拟)信号转换器以及采用这种半导体器件的信号处理系统。

在执行并行算术运算处理的常规半导体器件中，由于电路尺寸随待要进行并行算术运算的信号数目的增加而增大，故制造成本增加而成品率降低。由于例如布线的延迟量的增加或由于随电路尺寸增加而使算术运算的时间增加，故运算速度下降且消耗的功率显著增加。

例如，在图1所示的固体摄象器件的情况下，读出单元60(其中摄象元件41二维排列用作面传感器)的时间序列模拟信号输出由A/D转换器40转换成数字信号并暂时储存在帧存储器39中。这些信号由算术运算电路38进行处理，而处理过的信号从算术运算输出电路50输出。更具体地说，借助于在不同时刻得到的数据之间执行相关算术运算，可输出目标之类的移动量(ΔX、ΔY)。

然而，为了执行动态图象的实时处理，在算术运算处理中的处理步骤数目很大，而且，为了获得高真实性的图象，电路尺寸不断增大，致使处理速度很低。例如，已要求有一种能够以实用的速度处理作为动态图象扩展/压缩方法而提出的MPEG2方法的设备。作为上述并行算术运算处理的问题，提出了运算速度下降的问题和随电路尺寸的增加而使耗散功率增加的问题。还提出了随电路尺寸增加而使制造成本增加而成品率下降的问题。

而且，可作算术运算处理电路的多数逻辑电路在NikkeiElectronics的“用CMOS实现的经济的多数逻辑IC”，1973，11，5，pp.132-144，公开为一种数字信号处理方法。此参考文献描述了一种基于CMOS技术的电路。在此种情况下，由于基于CMOS技术的元件数目的增加以及算术运算处理中步骤数目的增加，也相同地提出了线路尺寸增大、耗散功率提高和运行速度下降的问题。

考虑到上述各问题而提出了本发明。本发明的目的是提供一种能够减小电路尺寸、提高运算速度并节省耗散功率的半导体器件。

本发明的另一个目的是提供一种具有小的芯片尺寸和低成本并能改善成品率的半导体器件。

本发明的又一目的是提供一种半导体器件，它包含多个输入端、多个电容器(各电容器的一个端经由开关电连接于相应的输入端)、以及一个共接于电容器其余端的读出放大器，且其中读出放大器的输出连接于至少一个输入端。

图1方框图解释了固态摄象器件的构造；

图2、6和8等效电路解释了根据本发明的半导体器件的例子；

图3A和3B等效电路分别解释了可用于本发明的锁存电路的例子；

图4A-4E和图7A-7H是运算时间图，解释了本发明的运算时间的例子；

图5等效电路图解释了根据本发明的运算器件的例子；

图9方框图解释了采用本发明的整个半导体器件的构造；

图10A解释了采用本发明的半导体器件的信号处理系统；

图10B等效电路解释了象素部分的构造；以及

图10C是用来解释算术运算内容的说明图。

采用含有多个输入端、多个电容器(各电容器的一个端经由开关电连接于相应的输入端)和一个共接于各电容器另一端的读出放大器且其中输出放大器的输出连接于至少一个输入端的半导体器件，可解决上述诸问题。采用这种安排，可获得诸如小的电路尺寸、高的运算速度和低的耗散功率之类的效果。

在本发明中，读出放大器的输出可经由锁存装置连接到至少一个多重输入端。

在本发明中，可安排如上所述的多个半导体器件，且多个半导体器件中第一个半导体器件的输出或半导体器件的输出的反相输出可输入到第二个半导体器件。

在本发明中，当对应于输入端的最小一个电容器用C代表时，共接电容器的电容总值最好准确地或大致地成为最小电容器C的奇数倍。

本发明可用于能执行相关算术运算的运算器件。

本发明可用于A/D转换器之类的信号转换器，这种转换器包含本发明的半导体器件，它由半导体器件接收模拟信号并输出对应于模拟信号数字信号，也可用于D/A转换器，它包含本发明的半导体器件，由半导体器件接收数字信号并输出对应于数字信号的模拟信号。

本发明还可用于至少包含一个运算器件和一个信号转换器的信号处理系统。此信号处理系统可包括一个用来输入图象信号的图象输入器件或一个用来储存信息的储存器件。