[发明专利]有选择地执行无符号数值乘法或有符号数值乘法的乘法器

说明书

本发明涉及乘法器，特别涉及利用改进的布斯(Boolh)算法有选择地执行无符号数值乘法或有符号数值乘法来进行乘法操作的乘法器。

乘法是处理图象数据的数字信号处理(此后称为DSP)操作中的主要操作。

在设计乘法器时，例如中央处理单元(此后称为CPU)的算术逻辑单元(此后称为ALU)这样的操作单元需要能够有选择地进行无符号数值乘法或有符号数值乘法的乘法器。

在ALU中实现无符号数值相乘或有符号数值相乘的方法是既使用无符号数值乘法器又使用有符号数值乘法器。但是，因为使用了两个乘法器，所以这一方法需要更多的电路面积。

在ALU中实现无符号数值相乘或有符号数值相乘的另一方法是用附加电路来补偿有符号数值积和无符号数值积之间的差。当某一操作数的最高有效位是“1”时，这一方法将剩余的位-另一操作数的最高有效位除外-与最后积相加。但是，用这一方法难于得到被认为是阵列乘法器的优点的方形布局。

1990年8月24日授权的题为“改进二进制补码乘法器来执行无符号数值乘法的方法和装置”的美国专利5,153,850描述了执行无符号数值乘法或二进制补码乘法的乘法器。该美国专利所述的乘法器有选择地执行二进制补码乘法或无符号数值乘法，用附加电路校正二进制补码积，然后获得无符号数值积。

关于乘法的算法，Macro Annaratone所著的《数字CMOS电路设计》(211-221页)描述了改进的布斯算法。

该改进的布斯算法是一种记录算法，它将第一操作数划分为预定的位对，在执行了相应于第二操作数的各个位对的操作后得到了作为中间结果的部分积，求和生成的相应于另一操作数的各个位对的部分积，利用两个操作数相乘来得到最后结果。此外，改进的布斯算法认为“0”对乘法没有作用，提高了乘法的操作速度。

图1是利用布斯算法的普通二进制补码乘法器的方框图。

如图1所示，一般的二进制补码乘法器包含编码器1，符号传递单元2，移位和反相单元3，第一至第三部分乘积发生器4、5和6，以及先行进位加法器7。图1的乘法器是8位×8位乘法器，“A”被定义为8位的被乘数，“B”被定义为8位的乘数。

操作数“B”输入编码器1。编码器1编码操作数“B”的位对，并形成相应于位对的再编码数字组(即-2x，-1x，0x，+1x，+2x)。

再编码数字组的每一再编码数字分别传送给单元3以及三个部分乘积发生器4、5和6中的一个。单元3以及三个部分乘积发生器4、5和6相对于操作数“A”执行相应的操作。

得到的结果P<15∶0>通过先行进位加法器7向外输出。符号传递单元2的用途是扩展被乘数的符号位。

这种乘法器执行被表示为二进制补码的有符号数值乘法，但不能执行无符号数值乘法。

本发明的目的是提供利用改进的布斯算法有选择地执行无符号数值乘法或有符号数值乘法来进行乘法操作的乘法器，该乘法器能够解决已有技术中的问题。

为了实现这一目的，本发明包括：接收第一操作数、编码该操作数的位对并形成相应于每一位对的再编码数字的编码器；在对第二操作数执行移位操作和反相操作后利用来自编码器的再编码数字形成中间结果的移位和反相单元；有选择地形成相应于来自编码器的再编码数字的第二操作数的操作数据并通过利用移位和反相单元分别将操作数据与部分积相加来产生部分积的第一部分乘积发生器，顺序地与第一部分乘积发生器的输出端连接并通过在前一级的输出数据和相应的操作数据之间相加来产生部分积的第二至第四部分乘积发生器；与移位和反相单元以及第一至第四部分乘积发生器(以下简称部分积生成器)连接以便提供信号并在第二操作数中执行符号位的扩展操作的符号传递单元；利用输入选择信号判断乘法是无符号数值乘法还是有符号数值乘法并当乘法是无符号数值乘法时将两操作数的扩展位提供给编码器以及移位和反相单元的选择单元。

本发明的乘法器还包括与第四部分积生成器的输出端连接以便产生和传送先行进位的先行进位加法器。

图1是已有技术普通的二进制补码乘法器的方框图；

图2是本发明最佳实施例的有选择地执行无符号数值乘法或有符号数值乘法的乘法器的方框图。

参看附图阅读以下详细的描述将明了本发明的最佳实施例。

在描述图2所示本发明最佳实施例的乘法器之前，首先说明应用于本发明最佳实施例的乘法操作过程，例如8位×8位乘法。

在一个操作数为“A”而另一操作数为“B”的情况下，以下表达式将(-4)×(-2)描述为有符号数、无符号数和二进制数。

A×B