[发明专利]半导体存储装置

说明书

本发明涉及半导体存储装置，特别地，涉及通过在行列状地配置了动态型存储单元的单元阵列的两侧配备读出放大器而削减了图形面积这样构造的动态型半导体存储装置。

直至今日，在动态型半导体存储装置(以下简称为DRAM)方面，仍不断进行削减图形面积的努力。众所周知，在DRAM中，通过做成共用读出放大器构造，能够大幅度削减图形面积。图8中示出共用读出放大器构造的DRAM中存储单元部分的大概情形。在具有被平行配设的位线对的存储单元阵列Cell Array的左右两端配置有2个读出放大器列S/A Array而把该存储单元阵列Cell Array夹在中间。位线对每隔一对地连接到左右的读出放大器S/A Array的读出放大器电路S/A上。从而，分别在右侧的读出放大器列上配设有位线对条数一半数目的读出放大器，在左侧的读出放大器列上也配设有同样数目的读出放大器。读出放大器电路上分别在其右侧和左侧延续着位线对，与未画出的相邻存储单元阵列的位线对连接。应用后述的选择电路，在动作过程中，读出放大器电路上连接右侧或左侧中的任何一个位线对。例如，在激活特定的存储单元阵列Cell Array时，即进行读出、写入、更新动作时，位于该存储单元阵列左右两端的2个读出放大器列S/A Array动作，进行存储单元数据的放大。

图9中示出图8中简略示出的读出放大器电路S/A的详细构造。该读出放大器电路S/A能够区分左端均衡部分、左端选择部分、列选门部分、读出放大器部分、右端选择部分、右端均衡部分。左端均衡部分由N沟MOS晶体管Q₁、Q₂及Q₃构成，在信号EQL的控制下，把左端位线对BL1、BL1均衡到由VBL供给的1/2Vcc(Vcc是内部电源电位)。左侧选择部分由N沟MOS晶体管Q₄及Q₅构成，在信号L的控制下，把列选门部分及读出放大器部分与左端位线对BL1、BL1相连。列选门部分由N沟MOS晶体管Q₆和Q₇构成，在列选线CSL的控制下，选择连接位线对和数据线对DQ、DQ。读出放大器部分由N沟MOS晶体管Q₈～Q₁₁以及P沟MOS晶体管Q₁₂、Q₁₃构成，在N沟读出放大器控制线SAN从1/2Vcc降为OV的时刻，位线对中低电位的一方被拉向“L”。接着，通过P沟读出放大器控制线SAP从1/2Vcc上升到Vcc，使P沟读出放大器动作。这里，位线对的“H”侧就成为更“H”，读出了位线对的微小电位差。特别地，有关由列选线所选列的位线对借助于MOS晶体管Q₁₀而形成高速的放大动作。右端选择部分由N沟MOS晶体管Q₁₄及Q₁₅构成，在信号R的控制下，把列选门部分及读出放大器部分与右端的位线对BL1’、BL1’相连。右端均衡部分由N沟MOS晶体管Q₁₆、Q₁₇及Q₁₈构成，在信号EQR的控制下，把右端位线对BL1’、BL1’均衡为由VBL供给的1/2Vcc。

以上，用图8、图9说明了共用读出放大器构造的DRAM的核心部分。通过采用这样的构成，能够以位线对间隔的二倍间隔配置读出放大器，由于图形配置容易，因而还有助于削减芯片面积，同时，由于由相邻的存储单元阵列共用同一个读出放大器列，因此，与在每个存储单元阵列都专设读出放大器列的情况相比较，能够把读出放大器区域减半。这也有助于削减芯片面积。

然而，在以上所说明的现有技术的共用读出放大器构造的DRAM中存在以下所示的问题。即，在用多晶硅布线和扩散层布线形成用于均衡电路的EQL、EQR和VBL等的情况下，将使电阻过大，动作安全系数下降，由此成为误动作的原因。但是，如上述，取在一侧每2个位线对配置读出放大器的最大充填构造时，配设由低阻金属布线层构成的EQL、EQR、VBL等的旁路布线层是非常困难的。这是因为在取上述的最大充填构造时，确保获取金属布线层和高阻布线层(多晶硅布线或扩散层布线)的接触区域很困难。

如以上所说明的那样，在现有技术的共用读出放大器构造的DRAM中，由于位线配置为最大充填构适，故均衡信号线等难于进行和上层金属布线层的接触，达到低阻化很困难。即，为了实现低阻化，就需要加大位线间隔而牺牲芯片面积。