[发明专利]带有区域和通用信号线路的可编程逻辑装置

说明书

技术领域

本发明涉及被称为可编程逻辑装置类型的集成电路，特别地，本发明涉及改善这种装置整体功能适应性的互联方案或设计。

背景技术

在Gudger等人的5,079,451号美国专利中，描述了具有全局和局部总线的可编程逻辑装置(PLD)，其中那些总线向逻辑单元提供乘积项。全局总线可与所有逻辑单元进行通讯，而每个局部总线只能与该装置中的某些逻辑单元进行通讯。全局和局部乘积项信号由AND矩阵产生，该矩阵电路在结构上与该总线集成在一起。也就是说，可编程AND矩阵电路以一组可编程互联而出现，该互联位于乘积项线路(逻辑单元输入)与全局和局部总线中信息传输线路相交叉处。因此，由该信息传输线路，逻辑单元以及可编程互联而构成的交叉点矩阵电路是一个逻辑组合单元，从根本上讲是一组宽扇入AND门，其中该信息传输线路均成门输入，而该逻辑单元输入则构成门输出。逻辑单元构成产生乘积和项的第二逻辑电平，其中该逻辑单元的OR门接收由逻辑输入上而产生的乘积项信号。

典型的场可编程门阵列(FPGAs)具有这样的布局，其中逻辑块被排列成包含行和列逻辑块的二维阵列，且其中互联资源占据行与列之间的空间。这些互联构成交叉点开关矩阵电路，该矩阵电路的作用是将信号从逻辑块输出引向逻辑块输入。该互联矩阵电路通常被构造得使信号可基本上能够引向装置中所有的逻辑块。然而，每个逻辑块输入各自只与互联结构中的一条信息传输线路相连。

在Ebeling等人的5,208,491号美国专利中，描述了具有相互衔接的正向传输和反向传输通信及逻辑块(FPRLBs和BPRLBs)镶嵌阵列的FPGA。一组正向传输和反向传输垂直分设通信通道(FPSRCs和BPSRCs)作为相邻RLBs列之间的信号总线。各个FPRLB(或BPRLB)接收来自一个垂直通道中直接相邻的FPSRC(或BPSRC)的输入信号并向相对垂直通道中另一直接相邻的FPSRC(或BPSRC)输送输出信号。FPSRCs和BPSRCs中各自的数据总线被分割成不同长度，以允许同FPRLBs和BPRLBs进行短距、中距和远距通讯。

本发明之概述

本发明的目的在于利用引入目前只在FPGAs中发现的某些互联特性而改善可编程逻辑装置(PLDs)的功能灵活性。

为了实现本发明的目的，可编程逻辑装置包括，多个逻辑单元，它们用于通过逻辑单元输入端接收输入信号，该逻辑单元分组排列，从而定义了这些单元的独立逻辑区域。

该可编程逻辑装置还包括，一组总线，它们用于传输信号；交叉点开关矩阵电路，用于将总线与该逻辑单元输入端进行编程连接，每条总线可经由该矩阵电路中的一组交叉点开关电路与至少一个逻辑区域中的逻辑单元输入端相连，该总线多数为可与多个逻辑区域中的逻辑单元输入端相连的多区域总线，该总线中的一部分为局部总线，其中每一条只能与一个逻辑区域中的逻辑单元输入端相连，而其中各个逻辑单元向该局总线中的一条提供局部反馈信号。

该可编程逻辑装置还包括，一组反馈选择矩阵电路，每个逻辑区域一个，而每个选择矩阵电路具有从其相应逻辑单元的该逻辑区域接收电压多区域反馈信号的输入端，并具有向该多区域总线提供可编程选择的该电压多区域反馈信号子集的输出端。

附图简要说明

图1给出了本发明超可编程逻辑装置(超PLD)芯片级方案的框图。

图2给出了图1超PLD中逻辑区域之一的细节的框图。

图3a和3b给出了图2逻辑区域中逻辑单元之一的门级结构的框图。图3b为该逻辑单元的反馈选择部分，它被连接于图3a中组合信号线路E、寄存器输出Q和I/O引线。

图4为图1超PLD交叉点开关矩阵电路的局部简化示图，该矩阵电路与图3逻辑单元中的通用逻辑门(ULGs)相接。

图5为图4矩阵电路中交叉点开关之一的电路示意图。

实施本发明之最佳方式