[实用新型]数据记录存储仪无效

专利信息
申请号: 95216123.0 申请日: 1995-06-27
公开(公告)号: CN2227856Y 公开(公告)日: 1996-05-22
发明(设计)人: 王强 申请(专利权)人: 广东省环境保护监测中心站
主分类号: G06F17/40 分类号: G06F17/40
代理公司: 广东粤高专利事务所 代理人: 刘卉
地址: 510045 *** 国省代码: 广东;44
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摘要:
搜索关键词: 数据 记录 存储
【权利要求书】:

1、一种数据记录存储仪,具有中央处理器CPU,可编程序存储ROM及随机存储RAM,CPU具有与外接监测仪相接的I/0端口和A/D端口,其特征在于还具有不受CPU控制,在给定时间周期下,按不同的时间顺序选出不同的地址给RAM的时间计数器电路,具有与时间计数器电路相对应的在CPU读时,提供给RAM的地址由CPU的地址给出,而在写入时,提供给RAM的地址是由时间计数器电路给出的多路器电路,具有分别对CPU的写信号和时间计数器的写信号进行控制的开关控制电路,开关控制电路的两个输入端分别与CPU的读/写地址端口和时间计数器电路的时间控制端连接,开关控制电路的控制输出端与RAM的控制输入端相连,时间计数器电路的时间地址控制端与多路器电路的写地址输入端连接,CPU的读/写地址端口与多路器电路的读控制端连接,多路器电路的地址输出端接入随机存储器RAM的地址输入端。

2、如权利要求1所述的数据记录存储仪,其特征在于时间计数器电路是由4060计数器U1、4040计数器U2和4040计数器U3组成,计数器U1接有振荡器,多路器电路由四个74ALS244多路器U4—U7组成,其中,两个并列的多路器U6、U7选择时间计数器的时间地址,另两个并列的多路器U4、U5选择CPU的地址,多路器U4、U5的控制端接74ALS00非门电路U8的输出端,多路器U6、U7的控制端接74ALS00非门电路U9的输出端,非门电路U9的输入端与多路器U6、U7的地址输入端连接,非门电路U9的输出端接入U8的输入端,开关控制电路由三个74LS00非门U10、U11、U12组成,两个非门U10、U11的输出端分别接入第三个非门U12的两个输入端,第一、第二非门U10、U11的两个输入端短接,非门U10、U11的输入端分别与CPU的读/写地址端口和时间计数器U1的时间控制端连接,第三个非门U12的控制输出端接随机存储器RAM的控制输入端。

3、如权利要求1或2所述的数据记录存储仪,其特征在于CPU和时间计数器电路还与一个在时间计数器电路的地址变化前将CPU复位的监视复位电路连接。

4、如权利要求3所述的数据记录存储仪,其特征在于监视复位电路由译码电路组成。

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