[发明专利]等待时间抖动小的通信系统及通信方法

说明书

本发明涉及一种等待时间抖动小的通信系统及通信方法，该系统中，将一个或数个低速信号经多路复用(multiplexing)为高速信号。在此过程中会产生所谓的等待时间抖动(waiting time jitter)，本发明将提出降低等待时间抖动的通信系统及方法。

在数字信号传输系统中，以DS1到DS2的转换为例，DS1信号将以一定的帧(frame)结构转变成速率较高的DS2信号。图1为一个DS2信号的主帧(master frame),由1176比特组成。一个主帧50包含51,52,53,54四个子帧(subframe)，每个子帧有295比特。每个子帧代表一个低速的信道(channel)，它可进一步分为6个各49比特的组(group)。每组由控制比特M,C,F或X为首，其中M及F比特为帧比特，x为警示比特，c1、c2、c3、c4为填充控制比特(stuffing control bit)。下面将解释其用途。

每一个帧的前五个群，及51-1至51-5,51-1至52-5,53-1至53-5,54-1至54-5，都包含48比特的有效负载(payload)比特及一个控制比特。但各帧的第六组却是由一个控制比特，47个有效负载比特及一个填充比特(s1-s4)所组成。每一个填充比特可能代表一数据比特或无效比特。因此子帧51-54可能带有287或288个数据比特。参考图2可进一步了解填充比特的作用。

考虑将数个低速信号复用为一个较高速的信号，每一个低速信号可能由于时钟(clock)信号的不稳定或不准确而彼此不同步。因此每一个低速信号将先经同步后再进行复用。图2表示一个同步器(synchronizer)60与解同步器(desynchronizer)70。其用途分别是将低速信号同步变换为较高速的信号以及将一个高速信号变换为较低速的信号。

局部振汤器640提供读出时钟以便将数据由缓冲器中读出。此时钟信号将输入逻辑电路645，而输出一个间断的时钟信号至读出指标计数器625，根据此指标值将缓冲器内的数据读出。缓冲器可降低低速信号的不同步性，但是读与写所用的时间不可能精确地同步而只是所谓的类同步，两者之间会有一些频率位移存在，如果读出时钟比写入时钟快，缓冲器可能被吸干，反之，则可能溢出(overflow)。此两者都将导致复用的不连续，即所谓的“滑漏”(slip)。