[发明专利]高速计数器电路

说明书

本发明概括地说涉及用于半导体存储器件中的计数器电路，特别是涉及一种高速计数器电路，它能够缩短传播延迟时间，用以提高操作速度。

通常，一种半导体存储器件如动态随机存取存储器(下面称作DRAM)包括一计数器电路，用以进行刷新操作。所进行的刷新操作是采用充电来刷新半导体存储器件的，使得存储在存储器件中多个存储单元阵列的数据象其所具有的那样被保持。为此，半导体存储器件中的计数器电路会顺序地产生对于存储单元阵列的地址。

新近开发出同步DRAM。同步DRAM包括一计数器电路，用以进行脉冲读写操作以及刷新操作。脉冲写操作的执行是顺序地将数据写在外部指定的同步DRAM中的多个存储单元中来完成的。脉冲读操作是从外部指定的同步DRAM中的多个存储单元上顺序地出数据来完成的。为此，同步DRAM中的计数器电路会顺序地产生由起始地址到最终地址的地址。值得注意的是，由同步DRAM中计数器电路所产生的地址必须同外部同步时钟相对应。然而，由于同步DRAM中计数器电路的传播延迟，使所产生的地址未能同外部同步时钟相对应。由于这个原因，使这种常规计数器电路引起同步DRAM的错误操作。下面将参照图1至3更详细地描述常用计数器电路所带有的上述问题。

图1是常规6位计数器电路的方框图，图2A至2H是定时图，它表示图1中所示的常规6位计数器电路的操作。如图1所示，常规6位计数器电路包括与时钟输入线11串联连接的第一至第六位计数器10，12，14，16，18和20。

当将图2A中所示外部时钟信号施加到时钟输入线11上时，第一位计数器10会在来自时钟输入线11的时钟信号的每个下降沿处使其输出信号反相，以产生图2B中所示的脉冲信号，它具有时钟输入线11的时钟信号频率的一半。第二位计数器12在来自第一位计数器10的输出信号的每个下降沿处使其输出信号反相，以产生图2C中所示的脉冲信号，它具有第一位计数器10的输出信号频率的一半。以与第二位计数器12类似的方式，第三至第六位计数器14，16，18和20会分别地产生如图20至2G中所示的脉冲信号，它们分别具有第二至第五位计数器器，14，16和18的输出信号频率的一半。因此，第一至第六位计数器10，12，14，16，18和20会周期地产生“0”至“31”的顺序地址。

很显然，第一位计数器10的输出信号会在第一位计数器10的传播延迟时间之后在时钟输入线11的时钟信号下降沿处产生。而第二至第六位计数器12，14，16，18和20的输出信号则会分别在相应位计数器及低位计数器传播延迟时间的总和之后在时钟输入线11的时钟信号的下降沿处产生。例如，如果计数值由“31”复位至“0”，则第六位计数器20的输出信号会在第一至第六位计数器10，12，14，16，18和20的传播延迟时间的总和(即图2H中的TD)之后在时钟输入线11的时钟信号的下降沿处产生。

图3是图1中第一至第六位计数器10，12，14，16，18和20的每个详细的电路示意图。如该图所示，位计数器包括两个连接在第一和第二结点21和23之间的反相器GI1和GI2，以形成环路，和根据输入线15的脉冲信号用以打开/闭合反相器GI1和GI2环路的PMOS和NMOS晶体管MP3和MN3。PMOS和NMOS晶体管MP3和MN3适合于在输入线15的脉冲信号处于逻辑低电位时闭合反相器环路。

位计数器进一步包括连接在第三和第四结点25和27之间的两个反相器GI3和GI4，以形成环路；连接在第四结点27和输出线17之间的反相器GI5，和根据输入线15的脉冲信号用以打开/闭合反相器GI3和GI4环路的PMOS和NMOS晶体管MP4和MN4。PMOS和NMOS晶体管MP4和MN4适合于在输入线15的脉冲信号处于逻辑高电位时闭合反相器环路。反相器GI5变换第四结点27处的逻辑值(1或0)，它是通过反相器GI3和GI4的环路而储存的，并且将所变换的逻辑值传递给输出线17。