[发明专利]半导体器件的制造方法

说明书

本发明涉及一种半导体器件的制造方法，该半导体器件内含以高介电常数的电介质或强电介质作为电容绝缘膜的电容元件。

近年微型计算机等信息处理高速化和电器低耗电趋势推进过程中，民用电器功能进一步提高，所用半导体器件也迅速促进了其半导体元件的布线图版的细微化。随之造成电磁波噪声的电器所产生的额外辐射成大问题，作为减少这种额外辐射的措施，半导体集成电路等当中内含以高介电常数的电介质(以下简称高电介质)作为电容绝缘膜的大容量电容元件的技术受到关注。而且，随着动态RAM的高集成化，以高电介质替代现有硅氧化物或氮化物用作电容绝缘膜的技术正得到广泛研究。而且，以低工作电压、可高速写入读出的非易失RAM实用化为目的，盛行具有自发极化特性的强电介质膜的研究开发。

以下参照附图说明现有半导体器件制造方法。图3(a)-(f)是示意现有半导体器件制造工序的半导体器件剖面图，1是在形成有半导体集成电路的支持基板表面上所覆盖的层间绝缘膜，2是电容元件用的下电极，3是高电介质或强电介质(以下统称为电介质)所制成的电容绝缘膜，4是电容元件用的上电极，5是电容元件用的保护绝缘膜，6是金属布线。

先如图3(a)所示，在形成有半导体集成电路的支持基板表面所覆盖的层间绝缘膜1上形成电容元件用下电极2，接下来如图3(b)所示，在电容元件用下电极2的上面沉积构成电容绝缘膜3的电介质膜，然后如图3(c)所示，在含氧的气氛中烧结，使得电介质结晶。这时晶粒大小是直径约100nm。接着如图3(d)所示，在结晶的电容绝缘膜3上形成电容元件用上电极4。接下来如图3(e)所示用相同掩模对电容元件用上电极4和电容绝缘膜3有选择地蚀刻，再对电容元件用下电极有选择地蚀刻。接着如图3(f)所示整体形成电容元件用保护绝缘膜5，然后在电容元件用绝缘保护膜5上分别设置到达电容元件用下电极2的开口部和到达电容元件用上电极4的开口部，在该开口部分别配置金属布线6来形成电容元件。

但上述现有制造方法中，对于高电介质来说要得到足够高的介电常数，或对于强电介质来说要确保足够的自发极化量，电容绝缘膜3需要形成最低得有约100nm粒径的晶粒，就平均厚度约200nm大小的电容绝缘膜3而言，强电介质膜的晶粒大小与电容绝缘膜所需的厚度相比较，显得过大。因此，强电介质膜表面凹凸较大，用这种强电介质膜制作电容元件时，存在绝缘耐压较低，或是介电常数或自发极化量等电气特性产生较大误差，或是形成于电容绝缘膜3上的布线产生断线这种问题，进而有内含这类电容元件的半导体器件可靠性变低等问题。

本发明目的在于提供一种通过使电容绝缘膜平整来获得内含优异电气特性的电容元件的半导体器件，并且可以防止电容元件金属布线断线的半导体器件制造方法。

本发明方法是在形成第一电介质膜后，在第一电介质膜上面沉积厚度超过该第一电介质膜表面凸部与凹部落差的第二电介质，接着在该第二电介质膜上面使薄膜表面保持平整来沉积与第二电介质膜蚀刻速度同等蚀刻速度的薄膜，通过同时蚀刻除去该薄膜的全部和第二电介质膜的部分，形成具有平滑表面的第二电介质膜的电容绝缘膜。

再者，第一电介质膜或第二电介质膜或薄膜，采用具有高介电常数的电介质或强电介质，而且蚀刻工序采用靠卤素气体进行的干蚀刻法或酸性溶液进行的湿蚀刻法。

按照本发明，在第二电介质膜上面形成具有与第二电介质膜蚀刻速度相同蚀刻速度的薄膜，再将该薄膜的全部与第二电介质的部分同时蚀刻除去，因而可以使第一电介质膜和第二电介质膜构成的电容绝缘膜表面平整。可以通过此方法提高电容元件的绝缘耐压，还可以抑制介电常数、自发极化量等电气特性误差。此外，可以防止电容元件上布线断线，因而可以制造具有高可靠性的半导体器件。

图1(a)-(f)是示意本发明一实施例制造方法的半导体器件剖面图。

图2是将本发明实施例与现有例半导体器件电气特性对比的特性图。

图3(a)-(f)是示意现有制造方法的半导体器件剖面图。

参照图1、图2，并且与图3所示现有半导体器件相同部分用相同标号说明本发明一实施例。

图1(a)-(d)是本发明一实施例半导体器件制造方法的后级工序的半导体器件剖面图，在形成有半导体集成电路的支持基板表面所覆盖的层间绝缘膜1上面形成电容元件用下电极2、第一电介质膜7以前工序与图3(a)所示的现有工序相同。