[发明专利]高速模乘法装置

权利要求书

1.一种模乘法装置，由三个输入寄存器、一个输出寄存器、乘法电路、加法电路、计算电路组成，其特征在于：

第一个输入寄存器存放k比特一位的数据A；

第二个输入寄存器存放k比特一位的位m位数据B；

第三个输入寄存器存放k比特一位的位m位数据M；

一个输出寄存器存放计算出的残余数R；

第一个乘法电路把所说的第一个输入寄存器的数据A与第二个输入寄存器的数据B相乘；

第一个加法电路把所说的第一个乘法电路的多个部分积相加；

第二个加法电路把所说残余数R乘以基数r后再与所说的乘法电路的积相加，结果放入一个中间寄存器RD；

一个计算电路，输入所说的加法电路输出的高2k比特及第三个输入寄存器存放的数据M的最高一位，计算并输出k+1比特的商；

第二个乘法电路把所说的计算电路输出的k+1比特的商与第三个输入寄存器的数据M相乘，结果放入另一个中间寄存器RZ；

第三个加法电路把所说的第二个乘法电路的多个部分积相加；

一个减法电路把所说的两个中间寄存器RD和RZ的值相减，结果放到残余数寄存器；

另外的加法电路，当残余数R小于零时，把残余数R和数据M相加至少一次，结果放到残余数寄存器RR；

其中的两个乘法电路由m个k+1位的小乘法单元组成，第一个乘法电路的每个单元输入相同数值的k比特数据A，与不同数值的k比特数据B，第二个乘法电路的每个单元输入相同数值的k+1比特数据商，与不同数值的k比特数据M；

其中的所有的加法电路由两组m个k+1的小加法单元组成，第一组每个单元输出的进位存放到进位锁存器及输出的和存放到和锁存器，每个进位锁存器输出与其左邻的高一位和锁存器的输出经一个k+1端的与门检测，根据所说的与门的输出决定其左邻的高一位的进位锁存器的值，每个进位锁存器输出与其左邻，即高一位的和锁存器的输出于另一组中对应的加法单元相加，输出最后的和；

这里的数据A、B、M和R的长度皆为二进制的n比特，采用高阶基数表示时，r为数的基，r＝2^k，k是2的幂，k＞2，十六进制数时k＝4比特，其中m＝n/k，为n比特二进制数据的高价基数表示时的位数。

2.根据权利1所说的模乘法装置，其特征在于：其中的计算电路由多个乘法单元、减法单元、一个输出电路组成，输入所说第一个中间寄存器的高二位和第三输入寄存器存放的数据M的最高一位，将数据M的最高一位和0，1，2……，2(r-1)分别输入到所说的乘法单元相乘，得到的2r-1个数，与第一个中间寄存器高二位相减，经输出电路输出k+1比特的商，其中，r＝2^k k＞2，十六进制数时k＝4，r＝16。

3.根据权利1所说的模乘法装置，其特征在于：把两个乘法电路单元合为一个乘法电路，把所有加法、减法电路合为一个加减法电路，根据一个控制信号决定加减法电路的操作，增加二个输入数据的选择器，输入乘法电路所需数据，保留计算k+1比特商的计算电路、所有输入寄存器、输出寄存器和中间寄存器。

4.根据权利1所说的模乘法装置，其特征在于：把多个这样的模乘法装置并行设置，增加多个加法电路，增加多个缺少了第一乘法电路和第一加法电路的模乘法装置的剩余部分组成的计算电路，将第一操作数A由高到低按位输入对应的模乘法器的第一操作数寄存器，同时第二操作数寄存器存放第二操作数，并行计算多个模乘法，输出多个残余数R，这些R两两对应，其左边的R×r与右边的R于多个加法电路相加，加法电路的数目等于单一模乘法装置的一半，将多个和取最高两位，与第三个输入寄存器最高位输入到下级多个计算电路，其输出多个残余数R，再两两送对应单元处理，输出残余数R的数目减半，直到最终剩一个残余数R。