[发明专利]半导体存储器及其测试电路、存储器系统、和数据传送系统

权利要求书

1.一种半导体存储器，包括

存储器芯片，

设置在所述存储器芯片上的多个存储器单元，

设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和

设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，

其特征在于，

设置在所述存储器芯片上的多个存储器单元，用于相互独立地存储和输出多毕特的数据，每个存储器单元包括

多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；

至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；

多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；

多个DQ缓存器，位于存储器单元的每行的第2端；和

单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，

设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，

提供给所述多个存储器单元的所述数据总线，平行于所述存储器单元的列延伸，用于传输所述多个存储器单元与所述数据输入输出区域之间的多毕特数据。

2.如权利要求1所述的半导体存储器，其特征在于，

每个所述存储器单元，包括

一对局部DQ线，位于所述子块之间，平行于所述存储器单元的行方向延伸并连接到所述读数放大器，

一对全局DQ线，设置在所述存储器单元块上，平行于存储器单元的列方向延伸并连接到所述DQ缓存器的一对所述局部DQ线。

3.如权利要求2所述的半导体存储器，其特征在于，还包括

设置在所述一对局部DQ线与所述一对全局DQ线之间的开关。

4.如权利要求3所述的半导体存储器，其特征在于，

所述每个开关由N沟道MOS晶体管组成。

5.如权利要求1所述的半导体存储器，其特征在于，

所述每个存储器单元在存储器单元的每行的第2端具有存储器单元选择电路，所述存储器单元选择电路将所述存储器单元之一连接到所述数据总线，而对其余的存储器单元不与所述数据总线连接，以便输出和接收多毕特数据。

6.如权利要求1所述的半导体存储器，其特征在于，

所述多个存储器单元是设置成2行、2列的4个存储器单元。

7.如权利要求1所述的半导体存储器，其特征在于，还包括

列选择开关，位于所述子块之间并连接到所述列选择线。

8.如权利要求1所述的半导体存储器，其特征在于，

将所述数据输入输出区域设置在所述存储器单元每行的第1端。

9.如权利要求1所述的半导体存储器，其特征在于，

所述数据输入输出区域是长方形的，设置在所述存储器芯片的中央部分，并平行于存储器单元的列延伸。

10.如权利要求1所述的半导体存储器，其特征在于，

所述数据输入输出区域具有多个数据输入输出电路，用于同时接收和输出所述多毕特数据的毕特。

11.如权利要求1所述的半导体存储器，其特征在于，

所述数据总线设置在所述存储器芯片的中央部分，并平行于所述存储器单元的列延伸，一部分所述存储器单元位于所述数据总线的第1侧，而其余的存储器单元位于所述数据总线的第2侧。

12.如权利要求1所述的半导体存储器，其特征在于，

将所述列选择线分开成相互完全分开的组，每个所述存储器单元具有用于分别控制列选择线的组的多个列译码器。

13.如权利要求1所述的半导体存储器，其特征在于，

每个所述行译码器选择所述2个子块中的一个，然后将所述字线中的一个延伸到所述被选择的子块上。