[发明专利]直接序列扩频码分多址通信系统的数字下变频器/解扩器

权利要求书

1.对模拟直接序列扩频信号进行数字下变频和解扩的设备，包括：

输出A/D取样时钟的自激非受控时钟发生器；该A/D取样时钟的频率是扩频信号的时片率的整数倍；

接收该扩频信号和该A/D取样时钟，并输出该扩频信号的数字化信号的A/D变换器；

输出本地伪噪声序列信号的本地伪噪声序列信号发生器；以及

复下变频器/多相滤波器，接收该数字化信号、该A/D取样时钟和取样定时相位控制信号，同时对该数字化信号进行滤波并将其下变频至基带，校正该数字化信号和本地产生伪噪声序列信号之间的定时相位失配，以及输出复校正基带信号。

2.如权利要求1所述的对模拟直接序列扩频信号进行数字下变频和解扩的设备，其中，下变频器/多相滤波器的脉冲响应与扩频信号的脉冲形状一致。

3.对模拟直接序列扩频信号进行数字下变频和解扩的设备，包括：

输出A/D取样时钟的自激非受控时钟发生器，该A/D取样时钟的频率是该扩频信号的时片率的整数倍；

接收该扩频信号和该A/D取样时钟、输出该扩频信号的数字化信号的A/D变换器；

输出本地伪噪声序列信号的本地伪噪声序列信号发生器；

复下变频器/多相滤波器，接收该数字化信号，该A/D取样时钟和取样定时相位控制信号，同时对该数字化信号进行滤波并将其下变频至基带，校正该数字化信号和本地产生伪噪声序列信号之间的定时相位失配，以及输出复校正基带信号；

其中下变频器/多相滤波器的脉冲响应与扩频信号的脉冲形状一致；

多路分解器，从该复下变频器/多相滤波器接收该复校正基带信号，把该复校正基带信号分离成为复准时信号和复超前/滞后信号，以及输出该复准时和超前/滞后信号；

其中该复准时信号由在时片检测点被检测的复校正基带信号的样

本组成；以及

该复超前/滞后信号由在时片转换点被检测的校正信号的样本组成；

超前信道处理器，接收该复超前/滞后信号，利用本地产生伪噪声序列信号解扩和累加该复超前/滞后信号，以及输出复超前定时误差信号；

准时信道处理器，接收该复准时信号，延迟本地产生伪噪声序列信号，利用该被延迟本地产生伪噪声序列信号解扩和累加该准时信号，以及输出复数据符号；

滞后信道处理器，接收该复超前/滞后信号，相对于该被延迟本地产生伪噪声序列信号再延迟本地产生伪噪声序列信号，利用该再被延迟本地产生伪噪声序列信号解扩和累加该超前/滞后信号，以及输出复滞后定时误差信号；以及

数字信号处理器，接收该复超前定时误差信号、该复数据符号和该复滞后定时误差信号，执行相干载频和相位跟踪并对复数据符号进行MPSK解调，以及输出解调数据位、取样定时相位控制信号和滤波系数值。

4.如权利要求3所述的设备，其中复下变频器/多相滤波器还包括：

接收数字化信号和A/D取样时钟的延迟线；

把系数数据存储在多个存储体内的存储器阵列；

多个乘法器，每一存储体一个，其中每一乘法器接收延迟线的抽头输出和相应存储体的选定系数数据，输出一乘积值；

累加器，从这些乘法器每一个接收乘积值，输出累加值；以及

限幅器/舍入器电路，接收累加值，输出限幅/舍入值；

其中每一存储体的可选系数数据由取样定时相位控制信号来确定。

5.如权利要求3所述的设备，其中的多路分解器包括：

控制逻辑，接收A/D取样时钟，产生多个时钟信号，各时钟信号的频率等于扩频信号的时片率，各时钟信号与下一时钟信号在时间上有偏移；以及

多个锁存器，每一时钟信号一个，各锁存器接收被校正基带信号和各自的时钟信号，输出多路分解信号。

6.如权利要求4所述的设备，其中的多路分解器包括：

控制逻辑，接收A/D取样时钟，产生多个时钟信号，各时钟信号的频率等于扩频信号的时片率，各时钟信号与下一时钟信号在时间上有偏移；以及

多个锁存器，每一时钟信号一个，各锁存器接收被校正基带信号和各自的时钟信号，输出多路分解信号。