[发明专利]带有可控过激励电路的半导体集成电路器件无效

专利信息
申请号: 97102136.8 申请日: 1997-01-23
公开(公告)号: CN1162866A 公开(公告)日: 1997-10-22
发明(设计)人: 大鸟浩;秋叶武定;橘川五郎;胡夫·麦卡丹姆斯 申请(专利权)人: 株式会社日立制作所;德州仪器公司
主分类号: H03G3/30 分类号: H03G3/30;H01L27/00
代理公司: 中国国际贸易促进委员会专利商标事务所 代理人: 王以平
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 带有 可控 激励 电路 半导体 集成电路 器件
【说明书】:

本申请要求1996年1月26日提出的美国临时申请No.60/009984的权益。

本发明一般涉及到半导体电路设计,更确切地说是涉及到用来对读出放大电路进行可控过激励的方法和设备。

数字逻辑要求输入和输出数据信号满足表示为“高”或“低”的确定的电压电平。但采用数字逻辑的典型集成电路即“芯片”还包含有处于多种电压电平的数据信号。结果,读出放大电路就被用来判断即分离此数据信号,将它们激励到某个高或低的目标电压电平,从而为芯片上其它数字电路产生正确的电压电平。例如,动态随机存取存储器(“DRAM”)的电容型存储单元采用非常小的位信号。DRAM器件上的读出放大电路借助于使各个位信号同被确定为存储单元高低电平之间某个电平的预充电电平进行比较而分离各个位信号。若位信号的电平高于预充电电平,则读出放大电路将此信号判断为高即逻辑1信号,且将位信号激励成目标高电压。若位信号电平低于预充电电平,则读出放大电路将此信号判断为低即逻辑0信号,且将位信号激励成目标低电压。

随着工艺的进步,读出放大电路的速度和精度变得更加关键。为此,芯片设计者已尝试各种各样的方法来加速信号分离。例如,Dhong等人的美国专利5257232指出了一种对读出放大电路进行过激励以加速信号分离的方法。虽然此法在快速分离信号方面获得了成功,但它也有其缺点。缺点之一是由于读出完成时位信号不终止于高和低的目标电压电平,故过激励不精确。因此,在均衡周期过程中,位信号不回到所需的预充电电平。而是由于读出过程中的过冲电压,使位信号回到一个偏移的电平。其结果是改变了预充电电平,且读出放大电路不能正确地判断下一个位信号。

因此,需要有一种方法和设备来使信号过激励以获得快速的信号分离,同时又保持读出放大器工作的精确性。

因此,本发明是一种用来对读出放大电路所接收的信号进行过激励的改进了的方法。为此,过激励电路将某段时间内待要读出的信号激励到大于正常电平的一个电压。信号被过激励的时间对应于读出放大电路相对于读出启动电路的位址。当过激励完成时,规范化电路将第二周期中待要读出的信号激励到正常电平,从而使其对下一存储周期作好准备,致使各个信号能够再次被置于所需的预充电电平。

用本发明所获得的一个技术优点是可使读出放大器快速地分离位线,同时又保持准确性。

用本发明所获得的另一个技术优点是信号被过激励的时间长度直接相关于读出放大器相对于读出启动电路的位址。

图1是体现本发明特点的256兆位DRAM的方框图。

图2是电压发生器的示意方框图。

图3是图1中256兆位DRAM一个阵列区的方框图。

图4是图3中读出放大器延迟单元的示意图。

图5是图3中一个读出放大器控制单元的示意方框图。

图6是图3中一个子阵列的示意图。

图7是图4-6中电路的时序图。

图8是本发明过激励电路第一实施例的时序图。

图9是本发明过激励电路第二实施例的时序图。

图10是本发明过激励电路最佳实施例的时序图。

图11是本发明过激励电路最佳实施例的示意图。

图12是本发明过激励电路最佳实施例的另一个示意图。

在图1中,参考号10表示体现本发明特征的一个存储器。虽然在本发明的最佳实施例中,器件10是一个256兆位的动态随机存取存储器(DRAM),但应理解本发明不局限于使用DRAM,而是可结合使用任何一种要求准确的高速信号放大的集成电路器件。

器件10包含多个控制信号焊点和电源焊点。控制信号焊点包括地址焊点12a-12b,各连接于外部控制器(未示出)。电源焊点包括正电源(VDD)焊点12c和负电源即地电源(VSS)焊点12d,各连接于外部电源(未示出)。器件10还包括一组存储单元阵列区(如阵列区14)以及一组主地址译码器(如列译码器16和行译码器18)。阵列区由通过主地址译码器16和18而来自地址焊点12a、12b的信号选择。表示其余阵列区的阵列区14被进一步分成很多子阵列,一般各用字母A表示,下面结合图3对其作更详细的讨论。

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