[发明专利]数字处理系统的纠错装置和方法

说明书

本发明涉及一种数字处理系统的纠错装置和方法，并且更具体地，涉及一种可以同时纠正疑符(erasure)和错误的方法。

在数字数据传输系统中，待传输的数据要被调制和编码。在数字数据接收系统中，所接收的数据要被解调和解码。数字数据的记录/再生系统调制和编码数据以便将其记录于一记录媒介上，并且解调和解码被调制和被编码的数据从而再生该被记录数据。在下面，将解释作为一例数字处理系统的数字记录/再生系统。

当在数字记录/再生系统中再生被记录的数据时，在解码处理的过程中可能产生错误，该错误必须被校正以便于精确地再生数据。图1是用来解释在该数字记录/再生系统中再生记录数据的信号处理流程的方块图。

参见图1，一个头111表示一个通道A的记录/再生头，而头131表示一通道B的记录/再生头。单元111-122用于通过访问通道A中的数据再生被记录数据，并与用于通过访问通道B中的数据再生被记录数据的单元131-142具有相同形式。为方便起见，将给出关于通过通道A再生被记录数据的途径的描述。通道A的头111从记录媒介中读取数据。放大器112放大来自头111的读出信号。锁相环(PPL)113由放大的信号再生一时钟并且将其与数据一起送至解调器114。解调器114将所接收的串行数据转换成并行数据并且解调被调制的记录数据成为8位原始数据。同步检测器116从该并行数据的连续数据流中检测同步信号。作为错误纠正器的C2解码器117和C1解码器118，用于依据由同步检测器116产生的被检出的同步信号来纠正所接收数据中的错误。疑符(erasure)指其位置可知的错误码，而错误指其位置不可知的错误码。C2解码器117和C1解码器118的操作将结合图2在后面说明。CRC(循环冗余码Cyclic Redundancy Code)部份119将确认出错数据是否经由C2解码器117和C1解码器118被正常纠正。TBC(时基校正Time Base Correction)部件120消除产生于CRC部件119的数据中包含的抖动。重整部件(deshuffle part)21重整由TBC部件120产生的数据成为原来的数据形式，遮盖部件(concealment part)122将重整数据中不能纠错的数据变成类似于原来数据的值，以便于不能被人感觉到。多路复合器151将来自通道A的遮盖器122产生的数据与来自通道B的遮盖器142的数据复合。数/模(D/A)转换器152将多路复合的数据转换为模拟信号。低通滤波器(LPF)153将该模拟信号低通滤波成声音信号频段。

图2解释图1中用于实现一纠错功能的传统纠错装置。该纠错功能由通道A的单元114-118和通道B的单元134-138完成。解调器114接收由通道A的头111再生的串行数据，并把串行数据变为8位并行数据，并且解调当记录时调制的数据成原始数据。解调器114如图3所示构造。这里假设记录于记录媒介上的数据的调制码使用一个8至16+调制码(eight to sixteenmodulation plus code)，用于将8位数据变为16位数据。参见图3，串行/并行转换器311接收由串行时钟S_CLK再生的串行数据并将由并行时钟P_CLK接收的数据变为8位并行数据。存储器控制器311接收串行/并行转换器311产生的8位并行数据，重排该8位并行数据成16位并行数据，并且产生与16位并行数据同步的存储器读许可信号。ROM(只读存储器Readonly memory)313包含一解调数据表并以产生自存储器控制器312的16位数据为地址。在此情形下，由于在2¹⁶编码字中使用2⁸编码字，所以2⁸纠错变换数据被存放在ROM313的解调数据表中，并且“00”或“FF”被存于解调数据表的其余区域。ROM313接收产生自存储器控制器312的作为地址的16位数据，并且当存储器读允可信号从存储器控制器312产生时该ROM被激活，从而可读取相应地址上存贮的数据。锁存器314锁存由并行时钟P_CLK从ROM313产生的解调数据，并把锁存的解调数据提供给同步检测器116。从而，解调器114解调由记录介质再生的16位调制数据成8位原始数据。