[发明专利]并行数据延续传送电路无效

专利信息
申请号: 97106183.1 申请日: 1997-11-05
公开(公告)号: CN1216417A 公开(公告)日: 1999-05-12
发明(设计)人: 崔建 申请(专利权)人: 崔建
主分类号: H03K19/0175 分类号: H03K19/0175
代理公司: 山东省临沂地区专利事务所 代理人: 刘纬
地址: 27670*** 国省代码: 山东;37
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摘要:
搜索关键词: 并行 数据 延续 传送 电路
【说明书】:

发明属于数据传送技术领域,涉及一种由计算机控制的数据延续传送电路。

该电路适用于数据量大且数据分布范围较大电路中,在现有技术中,处理这种情况的一种方法是:采用地址总线加多译码器或单译码器,前者虽然连接线路少,但成本高;后者在结构上由于每一个地址单元都需要一个地址译码信号,因此需要大量的连接线路,使电路非常复杂;另一种也是现在比较流行的方法是:采用移位寄存器将若干个数据单元串接,使用计算机串行口的同步输出方式依次移位输出,如此方式再配合一个地址译码器即可将数据输出到指定地址,但这种方法传送数据效率低,不能满足快速传送数据的要求。

本发明的目的是提供一种并行数据延续传送电路,提高数据传送的速度,简化输出控制电路,以克服现有技术的不足。

本发明的目的是这样完成的:本电路由多个基本单元串接而成,每个基本单元由若干D边沿触发器组成,其触发端并联后引出公共触发端CP,每个触发的D端和Q端分别组成并行的数据输入端和输出端,基本单元的片选端为LE。

图1是本发明的电路图

图2是本发明的基本单元电路图

下面结合附图详细说明

本发明由多个基本单元串接而成,基本单元为含有多D触发器的标准集成电路,如标准TTL电路74/54系列中的377、374等集成电路,所有基本单元的CP端、LE端并联后引出电路的时钟端CLK和使能端ENABLE,该电路的数据输入端与计算机的数据总线联接,使能端ENABLE由计算机的地址译码器分配一个I/O地址,而时钟端则由I/O写信号驱动。

本发明采用了多个基本单元并行传送数据的方式,简化了输出控制电路,提高了传送速度,适用于数据量大的电路。

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