[发明专利]运算处理装置

说明书

本发明涉及具有乘法功能的运算处理装置，特别是涉及乘法器。

在并行乘法器中，采用对用乘数和被乘数并行地生成的多个部分积进行加法运算的办法计算积。倘采用布斯(Booth)的算法，则可以减少部分积的个数。

若采用M.R.Santoro et al.，“SPIM：流水线64×64迭代乘法器”，IEEE Journal of Solid-State Circuit，Vol.24，No.2，pp.487-493，April1989，则可以构成2进数的4∶2压缩器可以应用于部分积的加法运算中去。多个4∶2压缩器并行起来构成的进位保存加法器被提供给部分积的加法运算，而各4∶2压缩器由2个3输入2输出全加器构成。

多个部分积具有互不相同的权重。因此，在各部分积是用2的补数表示的2进数的情况下，必须在部分积的进位保存加法运算之前进行部分积的符号扩展。在这里，考虑一个对采用2次布斯算法所生成的4个部分积P0、P1、P2和P3进行加法运算的例子。假定这4个部分积P0、P1、P2和P3分别具有2⁰，2²、2⁴和2⁶的权重，且每一个部分积都由9位构成。各部分积的最高位位是符号位。在本例中，必须对除去具有最大的权重的部分积(最高位部分积)P3之外的3个部分积P0、P1和P2的每一个进行符号扩展。具体地说来就是为了对具有最小的权重的部分积(第1部分积)P0进行符号扩展，把该第1部分积的符号位的值设定于从该第1部分积往上的高位的6位中。另外，为了对具有第2号小的权重的部分积(第2部分积)P1进行符号扩展，把该第2部分积的符号位的值设定于从该第2部分积的符号位往上的高位的4位中。再有，为了对具有第3号小的权重的部分积(第3部分积)P2进行符号扩展，把该第3部分积的符号位的值设定于从该第3部分积的符号位往上的高位的2位中。然后对这些符号扩展后的4个部分积P0、P1、P2和P3的每一位执行进位保存加法运算。

上述4∶2压缩器，顾名思义，是具有4个输入和2个输出的压缩器。该4个输入中的一个仅仅经过2个全加器中的一方达到该4∶2压缩器的两个输出，对此，其余的3个输入则顺次经过2个全加器达到该4∶2压缩器的两个输出。即，后者的3个输入中的不论哪一个将构成具有进位保存加法器中的最长的传播时延的关键路径(Critical path)。然而，如上所述在对除去最高位部分积之外的所有的部分积进行符号扩展的情况下，该关键路径的输入将变成为依赖于不论哪一个部分积的符号位的值，因而将产生时间性的损失(penalty)。

本发明的目的是在部分积加法中减少符号扩展所伴生的时间性损失。

为了达到上述目的，本发明的作法是，先把依据多个的符号位进行了符号扩展的特定的部分积分配给不构成进位保存加法器中的关键路径的特定的输入，然后把构成该进位保存加法器中的关键路径的输入固定到恒定值上。

具体地说来就是使本发明的运算处理装置或乘法器具备有部分积加法器，这一部分积加法器用来对每一个都是用2的补数表示的2进数而且具有互不相同的权重的多个部分积进行加法运算，且该部分积加法器具备有：进位保存加法器和逻辑电路。上述进位保存加法器具有用于对多个部分积进行进位保存计算的多个输入和至少一个输出；上述逻辑电路用于向比上述多个部分积中具有最小的权重的部分积(第1部分积)的符号位高位的多个位中设定该第1部分积的符号位的值与其他的部分积的符号位的值间的多个逻辑运算值。而且，在上述进位保存加法器中，特定的输入在与输出之间至少与一个其他的输入相比呈现出短的传播延迟，且把已用上述逻辑电路进行了符号扩展的第1部分积分配给上述特定的输入。

以下说明附图。

图1的方框图示出了本发明的乘法器的具体例子。

图2的方框图示出了图1中的部分积加法器的内部构成的一部分。

图3的方框图示出了图1中的部分积加法器的内部构成另一部分。

图4的方框图示出了图2和图3中的一个4∶2压缩器的内部构成。

图5的电路图示出了图4中的一个全加器的内部构成。

图6示出的是具有图2和图3的构成的部分积加法器的动作图。

图7示出的是图2的变形例的方框图。

图8示出的是具有图7的构成的部分积加法器的动作图。

实施例

以下，参照附图对作为本发明的一种运算处理装置的乘法器的具体例进行说明。