[发明专利]半导体存储器无效

专利信息
申请号: 97115439.2 申请日: 1997-07-21
公开(公告)号: CN1096083C 公开(公告)日: 2002-12-11
发明(设计)人: 山崎恭治;池田丰 申请(专利权)人: 三菱电机株式会社
主分类号: G11C29/00 分类号: G11C29/00
代理公司: 中国专利代理(香港)有限公司 代理人: 杨凯,叶恺东
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 半导体 存储器
【说明书】:

技术领域

发明涉及半导体存储器,特别是涉及用于能高速进行半导体存储器的测试的半导体存储器。

背景技术

伴随着半导体存储器,特别是动态RAM(下面,称为DRAM)中存储容量的大容量化,半导体存储器测试所需的时间也迅速增加了。

产生这一问题的原因是,随着半导体存储器存储容量的增大、半导体存储器中所包括的字线数目增多,因此,一边使字线依次成为选择状态一边进行存储单元信息的写入及读出工作的时间变得很长。

上述问题在老化试验等中尤为严重。在这种老化试验中,使半导体存储器在高温高电压条件下工作,从而使作为构成元件的MOS晶体管栅极的绝缘膜性能不良、布线间的层间绝缘膜性能不良、布线性能不良以及在制作工序中混入粒子所引起的性能不良等潜在的初始性能不良状态变得明显,这样就能在装运前把废品排除。

上述那样的老化试验是保证装运产品的质量所必需的试验,这种试验所需时间的增加与半导体存储器制作成本的增加直接相关。

还有,这种试验时间增加的问题,在寿命试验等可靠性试验中也同样地产生。

在上述那样的老化试验中,借助于预先把给定的存储信息写入各存储单元内,通过使字线依次成为选择状态而依次读出该存储信息,与进行写入的信息即期待值相比较,检出数据位的差错,借此发现不合格的产品。为此,这样的老化试验一般是在把芯片分离开来从而能从外部把给定的存储信息写入给定地址的存储单元内以后,在进行存取的基础上对各个半导体存储器来执行的。即,例如对封入于模塑封壳的、与最终产品的形状相同的、组装已经完了之后的半导体存储器,进行上述那样的老化试验。

可是,在DRAM等中,由于存储单元、字线以及位线对的配置方法的缘故,有时对应于半导体存储器上实际存储单元配置的物理地址与从外部提供的地址值不一定一致。

下面,更详细地说明有关向需要地址加扰(scramble)处理的半导体存储器的数据写入,特别是,校验结构状的数据写入。

图28为示出现有DRAM 2000数据写入系统电路构成的概略方框图。

现有的DRAM 2000包括:存储单元为行列状配置的存储单元阵列100;根据从外部提供的行地址信号选择对应字线(行)的行译码器102;根据从外部提供的列地址信号选择对应的位线对(列)的列译码器104;接收来自外部的行地址选通信号/RAS及列地址选通信号/CAS来输出内部控制信号的控制电路118;借助于控制电路118控制的、接收来自外部的写允许信号/WE来控制写入工作的写控制电路136;接收提供到外部数据输入/输出端子160上的外部写入数据ext.DQ0~ext.DQn并进行缓冲处理后输出的数据输入缓冲器162;借助于写控制电路136的控制的、接收数据输入缓冲器162的输出把所选择位线对的电位电平驱动到对应于写入数据电位电平的写驱动器电路164。

提供到外部控制信号输入端子154的信号/WE,是指定数据写入的写允许信号。提供到外部控制信号输入端子152的信号/RAS,是使半导体存储器的内部工作开始,同时决定内部工作激活时间的行地址选通信号。

该信号/RAS激活时,使与选择行译码器102等的存储单元阵列100的行的工作相关连的电路呈激活状态。提供到外部控制信号输入端子150的信号/CAS是列地址选通信号,使选择存储单元阵列100中的列的电路呈激活状态。

图29为表示从外部提供的行地址与在存储单元内部的内部行地址信号的对应关系的概念图。

在图29所示例子中示出,借助于地址加扰,在从外部提供的行地址信号中对AOR及AIR进行改组的情况。

异或(exclusive OR)电路142接收从外部提供的行地址信号中从最低位起第2位的信号AIR及从最低位起第3位的信号A2R,输出内部行地址信号中从最低位起第2位的信号RA1。

另一方面,异或电路140接收从外部提供的行地址信号的最低位二进制数AOR及异或电路142的输出,输出内部行地址信号的最低位二进制数的信号RA0。

一般,根据字线和位线的配置方法,从外部提供的地址与在存储单元阵列100上所选择存储单元的物理地址及与进行了某些逻辑处理的地址有着同等的对应关系。

这样,在从外部提供的地址信号与在内部写入数据时所选择的地址信号之间如进行改组则产生下面所说明那样的问题。

首先,在说明有关该问题之前,简单地说明有关典型DRAM中存储单元部分的结构。

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