[发明专利]利用寄存器更名实现自并行化

权利要求书

1.一种计算机处理装置，包括：

用于存储指令序列的存储器；

多个执行单元；及

并行指令生成装置，用于在执行存储在所述存储器中所述指令序列的同时生成存储在所述存储器中所述指令序列的第一个序列的替代编码，其中所述替代编码可以以并行异步方式被所述多个执行单元执行，并且所述多个执行单元通过一公共寄存器文件进行交互。

2.如权利要求1所述的计算机处理装置，其特征在于，所述替代编码包括所述第一指令序列的多个子序列，其中所述指令子序列可以被所述多个执行单元以并行异步方式执行。

3如权利要求2所述的计算机处理装置，其特征在于，所述多个执行单元的每一个都与存储所述指令子序列中的一个的专用指令高速缓存相联。

4.如权利要求2所述的计算机处理装置，其特征在于，所述并行指令生成装置识别所述指令子序列的多个入口点。

5.如权利要求2所述的计算机处理装置，其特征在于，所述并行指令生成装置利用寄存器更名生成所述第一指令序列的所述多个子序列。

6.如权利要求5所述的计算机处理装置，其特征在于，所述并行生成装置存储与每个指令子序列相关联的寄存器对照表，其中所述寄存器对照表反映出由相关的指令子序列中指令所使用和定义的寄存器与所述公共寄存器文件的寄存器之间的映射关系。

7.如权利要求6所述的计算机处理装置，其特征在于，所述寄存器对照表包括与所述公共寄存器文件的每个寄存器对应的入口，该入口映射一个寄存器，该寄存器是由与寄存器对照表相关联的指令子序列中的指令使用和/或定义的，其中所述入口包括可用数据，该数据代表与所述公共寄存器文件的相应寄存器相关的可用时间。

8.在包括用于存储指令序列的存储器和多个执行单元的计算机处理装置中，一种执行所述指令序列的方法，包括步骤：

执行存储在所述存储器中的所述指令序列，与所述执行存储在所述存储器中的所述指令序列相并发地，生成所述存储器中所述指令序列的第一序列的替代编码，其中所述替代编码可以由所述多个执行单元并行异步地执行，并且所述多个执行单元通过公共寄存器文件进行交互。

9.如权利要求8所述的方法，其特征在于，所述替代编码包括所述第一指令序列的多个子序列，其中所述多个执行单元可以以并行异步方式执行所述指令子序列。

10.如权利要求9所述的方法，其特征在于，所述多个执行单元的每一个都与用于存储所述指令子序列的一个的专用指令高速缓存相关联。

11.如权利要求9所述的方法，其特征在于，进一步包括识别所述指令子序列多个入口的步骤。

12.如权利要求9所述的方法，其特征在于，生成步骤利用寄存器更名生成所述第一指令序列的所述多个子序列。

13.如权利要求12所述的方法，其特征在于，进一步包括存储与每个指令子序列相关联的寄存器对照表的步骤，其中所述寄存器对照表反映由相应的指令子序列中的指令所使用和定义的寄存器与所述公共寄存器文件的寄存器之间的映射关系。

14.如权利要求13所述的方法，其特征在于，所述寄存器对照表包括与所述公共寄存器文件的每个寄存器对应的入口，该入口映射一个寄存器，该寄存器是由与寄存器对照表相关联的指令子序列中的指令所使用和/或定义的，其中所述入口包括可用数据，该数据代表与所述公共寄存器文件的相应寄存器相关的可用时间。

15.一种计算机处理装置，包括：

存储指令序列的存储器；

多个执行单元；

并行指令生成装置，用于与存储在所述存储器单元中的所述指令序列的执行相并发地，生成存储在所述存储器中所述指令序列的第一个序列的替代编码，其中所述多个执行单元可以以并行异步方式执行所述替代编码，并且所述替代编码包括至少一个失序调度的指令及至少一个推测分支指令；及

恢复装置包括，

用于生成分支错误推测信号的装置，该信号表示所述至少一个推测的分支指令是错误的，及用于响应所述分支错误推测信号，在执行完存储在所述存储器中的至少一个推测分支指令之前的所有指令之后控制所述执行单元停止执行所述替代编码的装置。