[发明专利]具有槽隔离结构的半导体器件的制造方法

说明书

本发明涉及一种具有槽隔离结构的半导体器件的制造方法，特别是，设计成能增加栅绝缘层可靠性的一种半导体器件的制造方法。

因设计规则尺寸随着半导体器件的超大规模集成电路而减小，实质上就是要求缩小器件隔离区的尺寸。由于这个缘故，所以用设计成适宜于小间距的槽隔离结构来代替LOCOS(硅局部氧化)。槽隔离结构有利于缩小器件隔离区的尺寸，因为它容易调整其横向距离。

然而，具有这种槽隔离结构的半导体器件包含了导致损害栅绝缘层可靠性的问题。由于在槽的角部不能随着氧化很好地形成栅绝缘层，因而半导体器件在工作时电场集中于槽的角部，就会在低电压下发生击穿。

为了解决槽隔离结构中的这个问题，已提出了一种制造双层栅绝缘层(参看US 5387540)的方法，并以图1和2的剖面图说明该方法。

在如图1和图2所示的常规方法中，通过如图1所示的氧化，在由隔区12限定的衬底11的有源区13的表面上，形成第一绝缘层141。在图2中，采用CVD(化学汽相淀积)法形成第二绝缘层142，覆盖未被第一绝缘层141完全覆盖的槽的角部。由此，最终完成包括第一和第二绝缘层141和142的栅绝缘层14。

隔离区12包括：槽、用于减少形成槽时的蚀刻损伤的槽垫层122、槽塞123和沟道截止区124。图2的标号15描绘出栅电极。

在现有技术中，用CVD法在第一绝缘层141上淀积第二绝缘层142，以便覆盖住槽的角部，因此很难调整其厚度且与用氧化法形成的绝缘层相比可靠性较低。而且，因为在1Giga DRAM的超大规模集成器件中的栅绝缘层厚度小于70埃，所以，难以用CVD法在第一绝缘层141上淀积第二绝缘层142来调整栅绝缘层14的厚度。

因此，本发明的目的是提供一种具有用以使槽的角部绝缘的栅绝缘层且同时在器件有源区上也具有一层的半导体器件的制造方法。

本发明的另外的特征和优点在下述的说明中将显示出来，或通过本发明的实施可以了解。本发明的各个目的和其他优点，通过载入了说明书及权利要求和附图指出的特定结构将获得实现。

为达到这些和其它优点及根据本发明的目的，作为概括和一般性说明，一种具有槽隔离结构的半导体器件的制造方法，包括步骤：形成包括槽和用于填充该槽以便在衬底上限定有源区的槽塞的隔离区，该槽塞的一部分突出于衬底表面之上；在该衬底表面上的该槽塞的该突出部分的侧表面上形成氧化材料的侧壁垫层；以及在该衬底有源区的表面上和该各侧壁垫层上进行氧化，以便形成使栅绝缘层延伸到衬底有源区的上部和该槽塞的侧表面上。

根据本发明的另一个实施例的具有槽隔离结构的半导体器件的制造方法，包含步骤：形成包括槽和用于填充该槽以便在衬底上限定有源区的槽塞的隔离区，该槽塞的一部分突出于衬底表面之上；在该衬底表面上的该槽塞的该突出部分的侧表面上形成第一绝缘层的侧壁垫层；以及在该衬底的有源区上形成由栅绝缘层和第一绝缘层的侧壁构成的第二绝缘层。

大家都知道，上述的一般说明和下述的详细说明两者都是举例性说明，意图是对所要求保护的发明提供进一步的阐述。

含有提供对本发明的进一步理解并构成本说明书的一部分的各附图，描述了本发明的各个实施例并包含于解释本发明原理的说明：

在附图中：

图1和2是根据现有技术的例子说明半导体器件制造方法的剖面图；

图3A到3J是说明根据本发明的优选实施例的具有槽隔离结构的半导体器件制造方法的流程图；以及

图4A、4B和4C是说明根据本发明的另一个优选实施例的半导体器件制造方法的流程图。

现在将详细涉及本发明的优选实施例，这些例子在附图中表明。

图3A到3J是说明根据本发明的优选实施例的具有槽隔离结构的半导体器件制造方法的流程图。

参看图3A，在半导体衬底31上形成蚀刻阻挡层36。用硅作该衬底31。该蚀刻阻挡层36包括硅氧化层的缓冲膜361，及在此缓冲膜361上形成的氮化硅层362。缓冲膜361，可用CVD(化学汽相淀积)法形成硅氧化层，但最好，用热氧化法形成。

如图3B所示，在蚀刻阻挡层36上形成光刻胶掩模37，而后除去蚀刻阻挡层的一部分，使衬底31的第一部分39露出。在图3B中的标号36′描绘已刻制成图形的蚀刻阻挡层。此外，标号361′和362′分别描绘已刻制成图形的缓冲膜和已刻制成图形的氮化硅膜。

在图3C中，经过蚀刻衬底31的第一部分39形成了槽321。该槽321在衬底31的第二部分中限定了有源区33。采用一种各向异性的蚀刻法作为形成该槽321的蚀刻方法。接着，除去上述光刻胶掩模37。