[发明专利]对数字运算和逻辑运算进行处理以及在处理机(CPUS)、多计算机系统中使用的装置

说明书

1.本发明的背景

1.1技术现状

在公开说明书DE 16 881 A1中描述了一种进行数据处理的技术。其中，在其功能和联网中广泛地运用了可自由配置的、均匀排列的元件。

与上述公开说明书无关，为了设计由许多单一的逻辑元件构成的运算器和数据处理装置，EPGA部件(可自由编程逻辑部件)得到了越来越多地应用。

另外一个已知的技术是设计由在很大程度上固定联网的固定程控运算器，即所谓的脉冲处理机构成的数据处理装置。

1.2问题

1.2.1根据DE44 16 881 A1的部件

根据DE 44 16 881 A1所述技术的部件(以下简称为VPU)是基于大量的小型逻辑元件以很高的代价配置起来的。为了控制一个逻辑元件，要在一个静态存储器(SRAM)内提供许多控制位。每一个逻辑元件具备一个SRAM地址。需要配置的SRAM部件数量很大，这必然导致很大的空间需求量和花费很多时间，才能配置和重新配置一个这样的部件。高空间需求特别不能接受，因为一VPU的处理能力是随着元件数量的增加而提高。但是，一个部件的可利用面积受到芯片制造技术的限制。芯片的价格与芯片的面积成平方关系。基于多重图象显示的下一个邻点联网结构，广播通信，也就是把数据同时发送给多个接收机，是不可能的。如果VPU在运行中进行重新配置，则一行需要达到短暂的重新配置时间。然而，与此相反，为了重新配置芯片，需要拥有大量的配置数据。不存在将元件与电源分离或缓慢地提供时钟脉冲的可能性，以便把损耗功率减少到最低限度。

1.2.2 FPGA部件

对于上述应用领域至关重要的FPGA部件，多半是由多路或查表结构(LUT)组成的。执行采用了SRAM部件。由于拥有很多小SRAM部件，所以其配置费用很高。需要有大量的数据，要求花费相当多的时间进行配置和重新配置。SRAM部件需要占用很多空间。但是一个部件的可用面积受芯片制造技术的限制。价格的上升与芯片面积大致成平方关系。SRAM所依赖的技术由于在SRAM上的存取时间而比直接集成逻辑要慢。虽然很多FPGA部件建立在总线结构上，但根本没有广播通信能力，迅速而有效地同时向多个接收机发送数据。如果要FPGA部件在运行中进行重新配置，则迫切需要达到很短的配置时间。但这样就需要有大量的配置数据。FPGA部件对运行中有意义的重新配置完全不提供支持。编程人员必须顾及过程能正常进行，对数据和相关的逻辑不存在有干扰作用的影响。把损耗功率减少到最低限度的智能逻辑是不存在的。没有专门的功能部件允许把运行状态的信息反馈给控制FPGA的逻辑电路。

1.2.3脉动处理机

脉动处理机上完全取消了重新配置，不过这种处理机是没有灵活性的，因为它有刚性的内部结构。指令在每一循环中都被重新解码。正如在上面两节中已经说明的，缺少执行广播通信和把损耗功率减少到最低限度的功能。

1.3本发明的改进，任务

本发明包括一个级联的运算器，该运算器在其功能上和联网方面具有灵活性，是可配置的。

在执行算法的过程中不需要指令解码。它在运行中是可重新配置的，对周围的运算器、处理模块和数据流没有影响。配置数据的量很小，这对空间需求量和配置速度的影响都是有利的。为了迅速和有效地分配大量数据，经过内部总线系统支持广播通信。运算器配备了省电功能，借以可完全切断功率消耗，同样还有时钟分配器，可使运算器以较小的时钟脉冲工作。为了把内部状态反馈给外部控制电路，有特别的机制可供使用。

2.本发明的说明

2.1本发明概况，简介

本发明说明根据DE 44 16 881 A1一种元件或已知FPGA元件的结构或已知的FPGA部件集成于这种元件中的是一围绕特殊功能扩充了的、进行数据处理的算术逻辑部件(EALU)。这种EALU经过一功能寄存器进行配置，因而可明显地降低配置所需要的数据量。元件可经过一总线系统进行自由级联，让EALU经过输入、输出寄存器与总线系统分离。输出寄存器返回到EALU的一输入上，以便能进行串行操作。接入到总线接受一总线控制部件，该总线控制部件根据总线寄存器相应地与总线耦合。这样就构成了能够将数据分配给多个接收机(广播通信)的器件。一个同步电路经过总线系统控制多个元件之间的数据交换。EALU、同步电路、总线控制部件和寄存器的电路连接方法使得一个元件可以在运行中独立于其它外围元件被重新配置。经过功能寄存器可以配置一个与元件断开的省电模式，同样可以接通减低工作频率的时钟分配器。

2.2本发明的详细说明