[发明专利]存贮器测试电路

说明书

本发明涉及一种可读写半导体存贮器(以下称RAM)，还涉及一种对装在RAM的产品中的RAM进行测试的存贮器测试电路。

为了测试DRAM等RAM，一般都采用存贮器测试电路。RAM的测试要考虑RAM具有的多个存贮单元所存贮的各位(这里为存贮单元)之间的相关关系和存贮电路中装有的译码器的工作。因此，在RAM的测试中，按特定的顺序接连不断地输入指定RAM具有的存贮单元的地址信号，指定各存贮单元，对各存贮单元进行测试。指定各存贮单元的地址的顺序模式(以下称测试模式)有许多种，如“横盘格(CHECKERBOARD)”、“行进型(MARCHING)”、“跃步型(GALLOPING)”等测试模式。

图8中示出了现有的测试RAM的存贮器测试电路。该存贮电路1备有存贮部10、内部逻辑控制电路(也称内部逻辑电路、逻辑电路)12、第一选择器14、第二选择器16、以及第三选择器18。

存贮部10由RAM构成，包括：地址输入端20、读出信号输入端22、写入信号输入端24、以及数据输入端26。来自存贮电路1外部的存贮器专用测试器(图中未示出)的测试信号An从地址输入端20输入。读出信号被输入读出信号输入端22。写入信号被输入写入信号输入端24。

内部逻辑控制电路12是在通常工作时为了驱动存贮部10而设的。内部逻辑控制电路12备有测试信号输入端28、地址信号输出端30、读出信号输出端32、写入信号输出端34、以及数据端36。

内部逻辑控制电路12的地址信号输出端30通过第一选择器14连接在存贮部10的地址信号输入端20上。正常工作时，由从地址信号输出端30输出的地址信号指定存贮部10内的存贮单元。

内部逻辑控制电路12的读出信号输出端32通过第二选择器16连接在存贮部10的读出信号输入端22上。正常工作时，从读出信号输出端32输出读出信号。

内部逻辑控制电路12的写入信号输出端34通过第三选择器18连接在存贮部10的写入信号输入端24上。正常工作时，从写入信号输出端34输出写入信号。

内部逻辑控制电路12的数据端36连接在外部数据总线38及存贮部10的数据输入输出端26上。正常工作时，从数据端36输出的数据根据从写入信号输出端34输出的写入信号(例如该写入信号呈高电位电平时)从数据输入输出端26被输入存贮部10。另外，正常工作时，从数据输入输出端26输出的数据根据从读出信号输出端32输出的读出信号(例如该读出信号呈高电位电平时)从数据端36被输入内部逻辑控制电路12。

测试信号RAMTEST被输入内部逻辑控制电路12的测试信号输入端28。通常工作时，测试信号RAMTEST的电位电平呈低电位电平(以下称“0”电平)，测试时呈高电位电平(以下称“1”电平)。另外，测试时根据该测试信号RAMTEST，内部逻辑控制电路12的数据端36的输出在3个状态(“1”电平／“0”电平／高阻抗状态)中呈高阻抗状态(Hi-z状态)。其结果，测试时内部逻辑控制电路12被从存贮部10断开。因此存贮部10和内部逻辑控制电路12互相独立。

第一选择器14备有第一输入端40、第二输入端42、切换端44、以及输出端46。第一输入端40被连接在内部逻辑控制电路12的地址信号输出端30上。另外，地址信号An从存贮部10的外部被输入第二输入端42。另外，测试信号RAMTEST从存贮电路1的外部被输入切换端44。输出端46连接在存贮部10的地址信号输入端20上。

第一选择器14在正常工作时(测试信号RAMTEST呈“0”电平时)，从输出端46输出从第一输入端40输入的地址信号。另外，第一选择器14在测试时(测试信号RAMTEST呈“1”电平时)，从输出端46输出从第二输入端42输入的地址信号An。

第二选择器16备有第一输入端50、第二输入端52、切换端54、以及输出端56。第一输入端50被连接在内部逻辑控制电路12的读出信号输出端32上。第二输入端52从存贮电路1的外部输入读出信号RD。切换端54从存贮电路1的外部输入测试信号RAMTEST。输出端56连接在存贮部10的信号输入端22上。

第二选择器16在正常工作时(测试信号RAMTEST呈“0”电平时)，从输出端56输出从第一输入端50输入的读出信号。另一方面，测试时(测试信号RAMTEST呈“1”电平时)，从输出端56输出从第二输入端52输入的读出信号RD。