[发明专利]能够提高存取速度的静态半导体存储器装置

说明书

本发明涉及一种静态半导体存储器装置，更具体地是涉及静态随机存取存储器(SRAM)单元的改进措施。

现有技术的SRAM单元是由利用交叉耦合的第一和第二反相器形成的触发器和连在触发器的第一和第二节点与数据线之间的传送晶体管构成的。即，第一反相器是由电源线与第一节点之间的一个第一负载电阻和第一节点与地线之间的一个驱动MOS晶体管形成的。类似地，第二反相器是由电源线与第二节点之间的一个第二负载电阻和第二节点与地线之间的一个第二驱动MOS晶体管形成的。在这种SRAM单元中，为了提高存取速度，采用了一种Salidation技术。例如，栅电极是利用由多晶硅和金属硅化物所形成的一种双重结构来构成的。在下文中将对此作详细地解释。

然而，在上述现有技术的SRAM单元中，由于负载电阻被形成在与驱动晶体管和传送晶体管相同的平面上，因此增大了SRAM单元的面积，这从集成化的观点看是不利的。

如果在驱动晶体管的栅的上面形成负载电阻，则在节点的驱动晶体管的栅和传送晶体管的源之间的寄生电阻将增加，因而会显著地降低SRAM单元的存取速度。下文中对此也将作详细地解释。

本发明的一个目标是除了提高SRAM单元的存取速度之外还改善其集成化程度。

根据本发明，在一个包括第一和第二驱动MOS晶体管，第一和第二传送MOS晶体管和第一和第二负载元件的静态存储器单元中，第一驱动MOS晶体管的漏和第一传送MOS晶体管的源是由一个半导体衬底中的一个第一杂质区形成的，第二驱动MOS晶体管的漏和第二传送晶体管的源是由半导体衬底的一个第二杂质区形成的。另外，在第一杂质区和第二驱动MOS晶体管的栅上形成一个第一金属硅化物层，在第二杂质区和第一驱动MOS晶体管的栅上形成一个第二金属硅化物层。再者，第一和第二负载元件被分别形成在第一和第二金属硅化物层上。

由于负载元件被形成在不同于传送晶体管和驱动晶体管的平面上，所以SRAM单元的尺寸可以被减小。同样地，由于金属硅化物层被形成在接触节点上，所以其寄生电阻也可以被减小从而提高SRAM单元的存取速度。

本发明将从下面参照附图与现有技术对照的说明中被更清楚地理解，其中：

图1是图示了一个第一现有技术的SRAM单元的等效电路图；

图2是图1的SRAM单元的平面视图；

图3A到图3H是图2的SRAM单元的剖面图；

图4是显示了一个第二现有技术SRAM单元的等效电路图；

图5是显示了一个根据本发明的SRAM单元的第一实施例的等效电路图；

图6A到6B是图5的SRAM单元的平面图；

图7A到7J是图6A和6B的SRAM单元的剖面图；

图8是显示了一个根据本发明的SRAM单元的第二实施例的等效电路图；

图9A和9B是图8的SRAM单元的平面图；和

图10A到10M是图9A和9B的SRAM单元的剖面图。

在对优选实施例进行说明之前，将参照图1，2，3A到3H和4对一个现有技术的SRAM单元进行解释。

在显示了现有技术的SRAM单元的等效电路的图1中，在一条字线WL与两条互补位线BL1和BL2之间的每个交点上提供了一个SRAM单元。存储器单元是由利用两个交叉耦合的反相器形成的一个触发器和连在触发器的节点N1与位线BL1和BL2之间的N沟道MOS晶体管Qt1和Qt2构成的。传送晶体管Qt1和Qt2由字线WL的电压控制。

每个反相器包括一个在电源线Vcc和地线GND之间的负载电阻R1(R2)和一个驱动N沟道MOS晶体管Qd1(Qd2)。节点N1被连到驱动晶体管Qd2的栅，以使驱动晶体管Qd2由节点N1的电压驱动。同样地，节点N2被连到驱动晶体管Qd1的栅，以使驱动晶体管Qd1由节点N2的电压驱动。

图2是图1的SRAM单元的平面图，图3A到3H是沿图2的线III-III的剖面图。注意图2所示的SRAM单元是不对称的。

接下来将参照显示了其制造步骤的图3A到3H以及图2对图1的SRAM单元进行说明。

首先，参照图3A，一个P型单晶硅衬底101通过一种硅局部氧化(LOCOS)工艺被热氧化以形成一个大约600nm厚的场硅氧化物层102。其结果是，一个有源区AR(见图2)被场硅化物层102所包围。接着，通过衬底101热氧化而生成一个大约20nm厚的栅硅氧化物层103。