[发明专利]缩短沟道长度的半导体器件

说明书

本发明涉及一种半导体器件，特别涉及在绝缘层上的硅衬底(SOI)上形成的金属—氧化物—半导体场效应晶体管(MOSFET)。

传统的金属—氧化物—半导体(MOS)晶体管往往是利用已知的SOI衬底在绝缘体上形成薄膜半导体器件。

具体地说，将氧化物膜(即绝缘体)埋入硅衬底中，接着在氧化膜上形成有源区域(硅层)，在此情况下，源扩散层、漏扩散层和沟道区分别在有源区内形成。再经过栅氧化物膜在沟道区上方形成栅区。这里的栅区是由多晶硅形成的。另外，在栅区两侧表面形成侧壁。

在这种情况下，源、漏扩散层是在进行栅区图形加工和形成侧壁之后通过离子注入或掺入杂质离子形成的。这里的离子注入是利用栅区及侧壁作掩模按现有的自对准方式进行的。从而，决定MOS晶体管性能的沟道长度取决于对栅区和侧壁的精细加工精度。

在这个过程中，一般采用以下工艺形成栅区。

(1)生长栅电极(多晶硅)；

(2)涂敷光刻胶；

(3)加工光刻胶图形；

(4)栅电极刻蚀。

栅的长度主要取决于(3)加工光刻胶图形和(4)栅电极刻蚀。

最近，具有栅长为0.35μm水平的半导体器件已被实用。但是，随着栅长要进一步缩短，保持传统的MOS晶体管的加工精度就变得困难起来。

另一方面，往往用MOS晶体管(N-沟道MOS晶体管和P-沟道MOS晶体管)组成倒换器结构的CMOS电路。通过连接多个CMOS电路还可组成门闩电路。此处，用布线层将有源区的扩散层连接到栅区。从而，由于在扩散层和栅区之间，需增加布线层连接，增加了电路的布线面积使器件的集成度降低。

因此本发明的目的是要提供具有能够缩短MOS晶体管沟道长度的半导体器件。

本发明的另一目的是要提供能够减少布线面积以增加逻辑电路集成度的半导体器件。

按照包括一个MOS晶体管的半导体器件来说，在硅衬底上形成第一半导体层且有一个栅区。接着，通过栅氧化膜在第一半导体层上面形成第二半导体层并有一有源区。在此，有源区有一个源区、一个漏区和一个沟道。沟道设置于源区和漏区之间且在栅区的上方。

通过采用以上结构，与传统半导体器件相比，减少了对决定沟道长度有较大影响的生产步骤数。从而就能减少沟道长度。

并且，在沟道区上形成一层布线层(即后背栅)，以便控制沟道区的电位。用通常的加工工艺就可以很容易地用金属布线形成后背栅。通过控制后背栅的电位就能控制电路特性。

此外，按照构成门闩电路的半导体器件来讲，门闩电路具有第一CMOS电路和第二CMOS电路。第一CMOS电路包括在硅衬底上面形成的第一半导体层和在上述第一半导体层上形成的第二半导体层。这里的第一半导体层有第一有源区，而第二半导体层则有第一栅区。

另一方面，第二CMOS电路包括在硅衬底上面形成的第三半导体层和在第三半导体层上面形成的第四半导体层。这里的第三半导体层有第二栅区，而第四半导体层则有第二有源区。

在此，第一半导体层与第三半导体层直接耦连或是结合在一体。具体地讲，第一和第三半导体层中的每一层都是由硅层形成的，而第二和第四半导体层中的每一层都是由多晶硅层形成的。以这样一种结构，可以减少电路块中的金属布线面积以提高器件的集成度。

附图简要说明

图1为一传统N沟道MOSFET的平面图；

图2为沿图1中的E-E’线剖切的传统N沟道MOSFET的剖面图；

图3为由传统CMOS电路构成的门闩电路的平面布线图；

图4为沿图3中F-F’线剖切的传统CMOS电路的剖面图；

图5为具有后背栅的传统N沟道MOSFET的平面图；

图6为沿图5中G-G’线的传统N沟道MOSFET的剖面图；

图7为本发明第一实施例的N沟道MOSFET的平面图；

图8为沿图7中A-A’线的N沟道MOSFET的剖面图；

图9为本发明第二实施例的延迟电路的布线平面图；

图10为沿图9中B-B’线的延迟电路的剖面图；

图11为图9的延迟电路的等效电路图；

图12为本发明第三实施例的门闩电路的布线平面图；

图13为图12中门闩电路的等效电路图；

图14为本发明第四实施例的N沟道MOSFET的平面图；

图15为沿图14中C-C’线的N沟道MOSFET的剖面图；

图16为本发明第五实施例的延迟电路的平面图；

图17为沿图16中D-D’线的延迟电路的剖面图；以及