[发明专利]一种能有效复位子字线的半导体器件

说明书

本发明涉及一种半导体存储器件，其中的字线分为若干子字线。

作为半导体存储器件(如动态随机存取存储器DRAM)要求有效高的集成度，随着集成度的提高，接于同一字线上的存储单元数也就随之增加，这样就增加了字线的负载。

在现有的一种DRAM器件中，为了降低字线的负载，把每条字线分为多个子字线。换句话说就是多个子字线位于一条主字线之下，这将在下文中详细说明。

即使在这种现有的器件中，随着连接于一条子字线上的存储单元的增加，该子字线的长度及负载也就随之增大。结果，相对于对应的子字线驱动电路的子字线的另一端上的电压的上升及下降就被大大地延迟，从而降低了访问速度。

为了提高访问速度，可以在该端头另外接上一个复位晶体管(参阅JP-A-60-1671 93)。在这种情况下需要另加上复位晶体管，但是这样就增加了芯片的面积，且降低了集成度。

本发明的目的之一是提供一种能有效地复位(释放)子字线且不需要特别连接的半导体存储器件。

根据本发明，在一个半导体存储器件中提供多个主字线，多对由第一及第二子字线组成的子字线对，多个第一子字线驱动电路及多个第二子字线驱动电路。其中，每个第一子字线驱动电路连接到一条主字线及至少两对第一和第二子字线对上，用于启动及释放其中一条第一子字线及释放第二子字线。每个第二子字线驱动电路连接到一条主字线及至少两对第一、第二子字线对上，用于启动及释放其中一条第二子字线及释放第一子字线。

这样，子字线可以在两端上被第一及第二子字线驱动电路所释放。

通过参照附图，并与现有技术进行对比，从下文的说明中将对本发明有一个更清楚的理解。

图1为表示一种现有DRAM器件的电路框图；

图2为表示对图1中器件的一种改进的电路框图；

图3为图1中电路X的详细电路图；

图4为表示图3中器件的操作的时序图；

图5为表示图1中器件的操作的表格；

图6为表示本发明的DRAM器件第一实施例的电路框图；

图7为图6中电路Y的详细电路图；

图8A和8B为图6中子字线驱动信号控制电路的电路图；

图9和10为表示图7中器件的操作的时序图；

图11为表示对应于本发明的DRAM器件第二实施例的电路框图；

图12为图11中电路Y的详细电路图；

图13和14为表示图12中器件的操作的时序图。

在说明最佳实施例之前先参照图1、2、3、4、5对现有的DRAM器件作一介绍。

在表示一种DRAM器件的图1中，提供了主字线MWL0、MWL1、...及子字线SWL0、SWL1、...。应注意，这里的子字线SWL0、SWL1、SWL2、SWL3是在主字线MWL0之下的。一般来说，子字线SWL(4i)、SWL(4i+1)、SWL(4i+2)和SWL(4i+3)是在主字线MWLi之下。

主字线MWL0、MWL1、...分别由从行译码器2-0中接收主字线选择信号的主字线驱动电路1-0、1-1、......驱动。

子字线SWL0、SWL1、...由子字线驱动电路3-0、3-1、...驱动。在这里，四个子字线如SWL0、SWL1、SWL2、SWL3中的一个由两个子字线驱动电路(如3-0和3-1)选择并驱动。更具体地说，子字线SWL0和SWL1之一由子字线驱动电路3-1选择并驱动，子字线SWL2和SWL3之一由子字线驱动电路3-1选择并驱动。

子字线驱动电路3-0和3-1由主字线驱动电路1-0控制；子字线驱动电路3-2和3-3由主字线驱动电路1-1控制；如此等等。并且，子字线驱动电路3-0、3-2、...由子字线驱动信号控制电路4-0控制，且子字线驱动电路3-1、3-3、...由子字线驱动信号控制电路4-1控制。

字线驱动控制电路4-0和4-1从一个行译码器2-1接收子字线选择信号WDS0、WDS1、WDS2和WDS3。其中，子字线驱动信号控制电路4-0根据子字线选择信号WDS0和WDS1产生互补的子字线驱动信号WD0和WD0及互补的字驱动信号WD1和WD1，字线驱动控制电路4-1根据子字线选择信号WDS2和WDS3产生互补的字驱动信号WD2和WD2及互补的字驱动信号WD3和WD3。

请注意，行译码器2-1接收行地址信号的两个较低比特位A0和A1，而行译码器2-0接收行地址信号的其它较高比特位A2、A3、...。