[发明专利]隔离棚场效应晶体管的制造方法

说明书

技术领域

本发明涉及一种半导体器件的制造方法，且尤其是制造隔离栅场效应晶体管的方法。

背景技术

在光刻工艺中，要求精细的掩膜图形和高精度的定位。因此，用于向晶片传送图形的高性能的分级器已开发出，然而分级器的价格提高。因此，所需的高精度的掩膜的价格被增加。在此情况下，为了减少成本和缩短开发周期，最有效的是减少制造大规模半导体集成电路(LSI)所用的掩膜的数量。

一种常规的标准CMOS制造方法(后面称为第一已有技术)到形成铝布线为止需要八层掩膜。基于此，已提出了一种减少掩膜数的CMOS工艺(后面称为第二已有技术)。在这种方法中使用了反掺杂，与第一已有技术相比制造CMOS的掩膜数可以减少两个。

然而，在第二已有技术中，形成PMOS沟道区的注入是在消除较早注入的NMOS沟道区的杂质分布图的情况下进行的。因此，自表面起PMOS区的深度比NMOS区的深度大。因此，在具有PMOS晶体管的源-漏区的结处沟道区的浓度增大，因此结电容增加。

此外，用于形成PMOS源-漏区的SDBF₂注入是在消除较早注入的SDAs的杂质分布图的情况下进行的。因此，被形成的PMOS源-漏区的结深度将大于NMOS区的结深度。因此，PMOS比NMOS更可能受到短沟道影响，因此难于制作具有短栅极长度的精细晶体管。

如上所述，在第二已有技术中，虽然掩膜数减少了，但是PMOS晶体管必须增加源-漏结电容，且由于短沟道作用难于制作精细结构。因此，在第二已由技术中的形成的PMOS晶体管的性能比在第一已有技术中形成的低。

发明内容

本发明的目的是提供一种制造CMOS晶体管的方法，它能够使用最少的掩膜制造晶体管，同时保持在NMOS晶体管和PMOS晶体管二者中沟道区结深度和源-漏结深度相等。

根据本发明，一种隔离栅场效应晶体管的制造方法包括：

在具有SOI结构的一基片上形成一器件分离区以截断第一器件形成区和第二器件形成区；

在第一器件形成区和第二器件形成区上形成栅氧化膜；

在第一器件形成区和第二器件形成区的栅氧化膜上形成栅极；

将第一导电型杂质和第二导电型杂质引入第一器件形成区和第二器件形成区，用栅极和栅氧化膜作为掩膜至少在第一器件区上用第一导电型杂质形成一第一沟道型晶体管的沟道区和用第二导电型杂质形成第一沟道型晶体管的源-漏区；

将第一导电型杂质和第二导电型杂质选择地引入第二器件形成区，用栅极和栅氧化膜作为掩膜在第二器件区上形成一第二沟道型晶体管的一沟道区和一源-漏区；

根据本发明的另一方面，一种用于隔离栅场效应晶体管的制造方法包括如下步骤：

在具有SOI结构的一基片上形成一器件分离区以截断第一器件形成区和第二器件形成区；

在第一器件形成区和第二器件形成区各自的部分上形成栅氧化膜；

在第一器件形成区和第二器件形成区的栅氧化膜上形成栅极；

将第一导电型杂质引入第一器件形成区和第二器件形成区，至少在第一器件形成区上形成一第一沟道型晶体管的沟道区；

将第二导电型杂质引入第一和第二器件形成区，同时用栅极和侧壁隔离膜作为掩膜至少在第一器件形成区上形成第一沟道型晶体管的一源-漏区；

将第二导电型杂质选择地引入第二器件形成区，至少在第二器件形成区上形成一第二沟道型晶体管的沟道区；

将第二导电型杂质选择地引入第二器件形成区，同时用栅极和侧壁隔离膜作为掩膜至少在第二器件形成区上形成第二沟道型晶体管的一源-漏区。

将结合附图对本发明作详细的描述。

附图说明

图1A至2D示出了用于制造晶体管的第一常规方法的剖面图；

图3A至4D示出了用于制造晶体管的第二常规方法的剖面图；

图5A至6B示出了本发明的第一最佳实施例的用于制造半导体器件的方法的剖面图；

图7A至8B示出了本发明的第二最佳实施例的用于制造半导体器件的方法的剖面图。

具体实施方式

在描述最佳实施例的制造半导体器件的方法之前，先对图1A至4D的用于制造CMOS晶体管的常规方法作一说明。

第一已有技术的工艺将在图1A至2D中加以说明。

如图1A所示，在硅基片1上生长填充氧化膜4和氮化膜5，然后通过使用第一掩膜对氮化膜5制图，然后用氧化工艺形成用于器件分离的域氧化膜6。