[发明专利]非易失性半导体存储器

说明书

本发明涉及一种非易失性半导体存储器。尤其是涉及一种擦除MOS闪速存储器的方法。

图2是已有技术的具有浮栅结构的闪速存储单元的截面图。该闪速存储器单元包括一半导体基片31、一漏极34、一源极35、一控制栅极36和一浮栅37。端子D、S、G和B是用于分别向漏极34、源极35、控制栅36和半导体基片31施加电压的电压端子。

具有图2所示结构的沟道热电子型的闪速存储器通过将电子注入浮栅37利用热电现象进行写操作，并通过在浮栅37中取出电子执行擦除操作。

在图2所示结构的闪速存储器中，第一擦除方法包括：通过将每个端子B和G设定为地电位(后面称为GND)，以及将端子S设为第一正电位(后面称为V_PP)，和保持端子D断开(开路状态)来产生一隧道电流，从而从浮栅37向源极35发射电子。此外，第二擦除方法包括，通过将端子G设为负电位(后面称为V_ER)，端子S为第二正电位(后面称为V_cc)，将端子B设到GND和保持端子D开路，来产生一隧道电流，从而自浮栅37向源极35发射电子。设定GND＜V_cc＜V_PP。

然而，在图2的第一擦除方法中，由于源极35的电位(V_PP)和半导体基片31电位(GND)之间的电位差很大，所以在源极35和半导体基片31之间产生了由热电子现象产生的电荷，致使该电荷按带间隧道效应注入到在半导体基片31上形成氧化膜中。

此外，在图2的第二擦除方法中，在源极35和半导体基片31之间电位差可降低的同时，产生另一个问题，即需要一个用于产生负电压V_ER的电路。

为克服上述已有技术的问题，在日本公开的专利号为No平4-229655(后面称为“公报1”)和日本公开的专利号为平5-343700(后面称为“公报2”)的文件中提出了有关技术。

图3是在公报1中所描述的闪速存储器单元的截面图。图3所示的闪速存储器单元包括一半导体基片41、导电型与半导体基片41相反的一深阱42、导电型与半导体基片41相同的一浅阱43、一漏极44、一源极45、一控制栅46和一浮动栅47。此外，端子D、S、G和BB是分别用于向漏极44、源极45、控制栅46和半导体基片41施加电压的电压端子。端子DWW和W是分别向深阱42和浅阱43施加电压的电压端子，其中端子W对应于图2中的端子B。

图3所示结构的闪速存储器单元的第一擦除方法包括：从浮栅47取出电子半导体基片41，同时保持端子D和S开路，端子G和BB设定到GND，并对端子W和DW施加电压V_PP。这就防止了源极45和半导体基片41之间的带间隧道效应。此外，第二擦除方法向控制栅46(端子G)施加电压V_ER同时将半导体基片41的电位设定到V_cc如在1992年11月的固体电路杂志，Vol.127，No.11，No.11中1547-1553页所描述的。

然而，在公报1的第一擦除方法中，在向深阱42和浅阱43施加电压V_PP的情况下，存在一个半导体基片41和阱42、43之间的耐压问题。第二已有技术的第二擦除方法涉及到像在前一个已有技术中的第二擦除方法那样的问题，即另外需要一个产生负电压V_ER的电路的问题。

已有技术公报2的擦除方法通过设定图3的端子D和DW开路保持端子G、BB到电位GND，并设定端子W到V_cc端子S到V_PP，以及端子G和BB到GND。公报2的已有技术通过将端子W设在电位V_cc降低了源极45和半导体基片41之间的电位差，从而防止了带间隧道效应。公报2给出的擦除方法有一个优点，就是不需要用于产生负电位V_ER的电路。

然而，发明者发现公报2的擦除方法产生在下面结构中将描述的问题。

在硅基片上形成的MOS晶体管是一个四端器件，其中也施加一个电压到基片上。用于向基片施加电压的接点形成在靠近晶体管。然后，由于为了有效地使用芯片，存储器是由致密地排列的存储单元配制的，所以接点是设制在一存储单元阵列的外周边。这种情况在三阱结构的存储器中也是相同的，这种结构在图4中给出。