[发明专利]微处理器

说明书

本发明涉及一种RISC(精减指令集计算机)型的微处理器。

RISC处理器具有允许计算量最小化的一组指令。RISC处理器的流水线处理允许所有指令以相同的短周期执行。一种32位RISC处理器的指令的位长固定为32位。因此，在这种RISC处理器中，指令的位长被固定并且指令被简化。对于寄存器间的操作，大多数指令能够在一个时钟周期内执行，因此其流水线处理能够容易地实现。

在常规32位RISC处理器中，指令的位长固定为32位。但是，32位固定长度的指令的代码效率不高。在一种具有可变长度指令的RISC处理器中，译码部分的负担变大。另外，对于可变长度指令，执行流水线处理需要长的时间。为解决这一问题，需要一种分支高速缓存。因此，电路规模变大。为解决这种问题，本发明的申请人已经提出了一种用于改进代码效率的具有16位固定长度指令的RISC处理器。

一种32位RISC处理器具有4兆字节的地址空间。在该RISC处理器中，当逻辑地址转换为物理地址时，为了映射地址至4兆字节的空间，提供了lp.x宏指令。一般地，lp.x宏指令通过将LPI指令分成四条指令而实现。因此，长型(32位)寄存器转移指令需要用于10字节的五条指令。

换句话说，通常，采用示于图17A、17B的LPI(加载立即位置)指令。该LPI指令由图17A所示的16位组成。在该LPI指令中，高六位表示操作码。接下来的两位BP表示示于图17B的位图的位置。当BP的值为“11”时，它表示最高位置(HH)。当BP的值为“10”时，它表示次高位置(HL)。当BP的值为“01”时，它表示第三高位置(LH)。当BP的值为“00”时，它表示最低位置(LL)。如图17A所示，接下来的八位表示由其立即值指定的操作数。因此，在长寄存器转移指令中，该LPI指令分成每条都由八位组成的四条指令。因此，长寄存器分支至少需要五条指令。

因此，本发明的目的是提供一种微处理器，该微处理器允许缩短寄存器转移指令，并且因而改进代码效率。

本发明是一种精减指令集微处理器，包括一指令译码器，用于将一指令处理的任务分成一些简单级并且通过流水线处理译码该任务；一算术逻辑单元，用于执行运算操作；一寄存器组，一高速乘法/除法单元，用于高速地执行乘法和除法；一中断控制器，用于执行中断处理；以及一指令集，用于将整个地址空间限制到一高端地址空间并执行长寄存器转移指令。

该高速乘法/除法单元独立于该算术逻辑单元执行乘法和除法。该寄存器组包括一专用控制寄存器组和一通用寄存器组。该通用寄存器组包括一累加器、一堆栈指针、和一中断堆栈指针。

该通用寄存器组还包括一些协处理器寄存器。这些协处理器寄存器包括一些用于允许改变一转移指令并借此以相同的操作码执行多个指令的寄存器和一些用于实现简单堆栈的寄存器。

整个地址空间是4Gb(兆字节)。该指令集的位长固定为16位。所限制的地址空间是2Mb。

因此，根据本发明，提供了允许将整个地址空间限制到一高端地址空间的SLIL和SLIH指令。利用SLIL和SLIH指令，该地址空间被限制到高2Mb，以便利用三条指令执行一长寄存器转移指令。

结合附图的描述，根据下面的最佳实施例的详细描述，本发明的目的、特性和优点将变得更加明白。

图1是一方框图，示出了根据本发明的一微处理器的内部结构；

图2是一方框图，用于说明根据本发明的微处理器的外部接口；

图3是一示意图，用于说明根据本发明的微处理器的一些通用寄存器；

图4是一示意图，用于说明根据本发明的微处理器的一些协处理器寄存器；

图5是一示意图，用于说明根据本发明的微处理器的协处理器的MCR；

图6是一示意图，用于说明根据本发明的微处理器的操作码映象；

图7是一示意图，用于说明根据本发明的微处理器的操作码映象；

图8是一示意图，用于说明根据本发明的微处理器的操作码映象；

图9是一示意图，用于说明根据本发明的微处理器的一存贮器空间；

图10是一示意图，用于说明根据本发明的微处理器的一些中断；

图11是一示意图，用于说明根据本发明的微处理器的一些中断；

图12是一示意图，用于说明根据本发明的微处理器的一些中断；

图13A、13B是用于说明根据本发明的微处理器的一命令的示意图；

图14A、14B是用于说明根据本发明的微处理器的一命令的示意图；

图15是一示意图，用于说明根据本发明的微处理器的一存贮器空间；