[发明专利]时钟移位电路及采用该电路的同步型半导体存储装置

说明书

本发明涉及与时钟信号同步地进行使所施加的信号依次移位的移位动作的移位电路及采用该电路的同步型半导体存储装置，尤其是能减低耗电量的移位电路及采用该电路的同步型半导体存储装置。

在各式各样的半导体装置中采用着通过与时钟信号同步的移位动作传送所施加的信号/数据的移位电路。例如，在将并行数据变换成串行数据的并行/串行变换电路及将信号延迟规定时间的延迟电路等中，采用着移位电路。

在与时钟信号同步动作的同步型半导体存储装置中，为了以时钟信号为基准决定内部动作的定时，也采用用着这样的移位电路。以下，说明在同步型半导体存储装置中所采用的移位电路。

图13是简略地表示现有的同步型半导体存储装置的总体结构的图。在图13中，同步型半导体存储装置包含：存储单元阵列1，具有按行列状排列的多个存储单元；行选择电路3，接受由地址缓冲器2供给的内部行地址信号X，并将由该内部行地址信号X指定的存储单元阵列1内的行驱动到选择状态；列选择电路4，根据由地址缓冲器2供给的内部列地址信号Y，选择存储单元阵列1内的由该列地址信号Y指定的列；读出放大器，对与存储单元阵列1的选择行连接的存储单元的数据进行检测和放大；及IO门，根据来自列选择电路4的列选择信号，使存储单元阵列1的选择列与内部数据总线连接。在图13中，以一个方框5示出读出放大器和IO门。

行选择电路3包含：行地址译码器，用于对所供给的行地址信号进行译码；及字线驱动电路，根据该行地址译码器的输出信号，将存储单元阵列1内的选择行驱动到选择状态。列选择电路4包含：列译码器，用于对所供给的内部列地址信号Y进行译码并产生列选择信号；及数据串地址发生器，将该内部列地址信号Y作为开头地址，以规定的顺序与内部时钟信号CLK同步地依次生成内部列地址信号，并供给到列译码器。

地址缓冲器2，与内部时钟信号CLK同步地取入来自外部的地址信号A0～An并生成内部地址信号X和Y。

该同步型半导体存储装置还包含用于进行数据输入输出的输入输出电路6。该输入输出电路6包含：输入缓冲器，接受来自外部的写入数据并生成内部写入数据；写入驱动器，用于将来自该输入缓冲器的内部写入数据放大并传送到选择存储单元；前置放大器，用于放大从选择存储单元读出的数据；及输出缓冲器，对来自该前置放大器的数据进行进一步的缓冲处理，并输出到装置外部。

同步型半导体存储装置还包含：输入缓冲电路7，与内部时钟信号CLK同步地接受从外部施加的控制信号、即外部行地址选通信号extZRAS、外部列地址选通信号extZCAS、和外部允许写入信号extZWE，并生成内部行地址选通信号RAS、内部列地址选通信号CAS、和内部允许写入信号WE；命令译码器8，用于判定来自该输入缓冲电路7的信号RAS、CAS和WE的状态，并根据其判定结果产生指定动作模式的信号；行相关控制电路9，响应来自该命令译码器8的行选择动作指示信号而被激活，并对行选择动作进行必需的控制；列相关控制电路10，响应来自该命令译码器8的列选择动作指示信号而被激活，并对列选择动作进行必需的控制；及输入输出控制电路11，响应来自该命令译码器8的数据输入输出动作指示信号而被驱动，并对数据输入输出所必需的动作进行控制。

行相关控制电路9，控制行选择电路3的激活/非激活，并对方框5所包含的读出放大器的激活/非激活进行控制。列相关控制电路10控制列选择电路4的动作，输入输出控制电路11控制输入输出电路的动作。在图13中虽未明确示出，但地址缓冲器2根据来自该行相关控制电路9和列相关控制电路10的地址锁存指示信号取入且锁存所供给的地址信号，并生成内部行地址信号X及内部列地址信号Y。

该同步型半导体存储装置还包含：时钟输入缓冲器12，接受来自外部的时钟信号extCLK并生成内部时钟信号CLK；时钟发生电路13，当来自行相关控制电路9的时钟激活指示信号激活时启动，并根据来自时钟输入缓冲器12的内部时钟信号CLK生成列相关时钟信号CLKD；DQM缓冲器14，接受来自外部的屏蔽指示信号extDQM并与内部时钟信号CLK同步地生成屏蔽指示信号DQMIN；及屏蔽控制电路15，与内部时钟信号CLK同步地取入该屏蔽指示信号DQMIN，并输出内部屏蔽指示信号DQMOT。