[发明专利]存数指令结果的前送的方法和处理器

说明书

发明领域

本发明一般地涉及数据处理系统，具体地说，涉及处理器中Load(取数)和Store(存数)指令的乱序执行。

发明背景

本申请与下面的各项申请有关：

题目为：“支持全乱序执行的快速统一中断和转移恢复的方法”、系列号为081829662的美国专利申请，本文中通过参考将其包含在其中；

题目为“推理性执行单元中用于选择性指令冲洗的检查点表”、系列号为08/934960的美国专利申请，本文中通过参考将其包含在其中；

题目为“处理器中Load(取数)和Slore(存数)的乱序执行的支持”、系列号为08/829669的美国专利申请，本文中通过参考将其包含在其中。

为了达到更高的性能水平，处理器和系统的设计者试图提高处理器和系统的时钟速率和提高每个时钟周期完成的工作量。除其他影响外，力求达到较高的时钟速率推动了向去耦设计和半自治单元的方向发展，而同时使单元之间的同步达到最小。增加每一个时钟周期的工作量往往是利用外加的功能单元和试图充分利用可用的指令级的并行性来达到的。

编译器能够试图暴露出程序中存在的指令级的并行性，而同时试图把路径长度减到最小和有限的结构寄存器数目相结合，往往会人为地妨碍编译器完全暴露程序内在的并行性。有许多情况(诸如，下面的指令序列)，寄存器资源妨碍更优的指令顺序安排。

FM    FPR5＜-FPR4，FPR4

FMA   FPR2＜-FPR3，FPR4，FPR5

FMA   FPR4＜-FPR6，FPR7，FPR8

这里，假定大部分处理器都具有多周期浮点流水线，第二条指令在第一条指令开始执行后再过几个周期才能执行。在这种情况下，尽管第三条指令的源寄存器或许预期已经可用，而且预期第三条指令在第二条指令之前已经准备好可以执行，但是编译器不选择不同的寄存器分配(因为第三条指令立即要覆盖第二条指令用的FPR4值)，就不能将这两条指令对调。程序中选择一种本来对一对指令来说是较优的寄存器分配往往会与另一对指令的最优寄存器分配冲突。

高速缓存不命中的动态行为，为乱序执行比顺序执行计算机可以利用更多的指令级的并行性提供了一个实例。

Loop：

Load    GPR4，8(GPR5)

Add     GPR6，GPR6，GPR4

Load    GPR7，8(GPR3)

Add     GPR8，GPR8，GPR7

Load    GPR9，0(GPR6)

Load    GPR2，0(GPR8)

…

branch  conditional Loop

在这个实例中，在某些迭代上对于第一条Load(取数指令)会出现高速缓存不命中；在其他迭代上对第二条Load指令会有高速缓存不命中的情况。尽管在逻辑上存在两个独立的计算流，但在顺序执行的处理器中，处理将在高速缓存不命中之后会短时间暂停，直至高速缓存不命中的问题解决之后才会继续下去。

这个例子还表明，乱序执行的串级作用；通过允许在被阻塞的指令(在本实例中是取决于高速缓存不命中的Load指令的一条指令)之外取得进展，随后的高速缓存不命中可以检测出来，与此相关的不命中代价可以(至少部分地)用原来的不命中来复盖。对于多个不命中的复盖高速缓存不命中代价的几率，随着对Load/Store(存数指令)执行支持能力的增大而增大。

随着时钟速率变得越来越高，能够用有用的计算和其他高速缓存不命中来复盖高速缓存不命中的代价变得越来越重要了。

许多当前的处理器都通过允许Load/Store单元以外的所有单元进行乱序执行来提取许多可用的指令级并行性。对非Load/非Store单元乱序执行支持的机制大家都很清楚；两条指令之间所有的潜在冲突都可以通过简单地比较指令中静态指定的寄存器字段来检测。

存储器引用指令的乱序执行是一个相当困难的问题，因为冲突可能通过存储器地址而发生，而且在不知道被引用的地址的情况下该冲突是无法检测的。有效/虚拟地址的产生和到实地址的翻译一般是作为存储器引用指令执行的一部分来完成的。因此，当一个存储器引用指令在另一个逻辑上较早的指令之前执行时，对逻辑上较早的指令来说，在执行当前指令的过程中该地址尚不可得，不能用于比较。