[发明专利]回音集成电路的新结构

说明书

本发明涉及回音集成电路的结构，尤其是指采用动态随机存取存储器取代静态随机存取存储器的回音集成电路新结构。

目前在卡拉OK等相关产品上作回音处理的回音集成电路(IC)均使用静态随机存取存储器(SRAM)储存音频数据以达成延迟效果，但一般回音IC中每一个单元(CELL)要用6个晶体管，如图1所示，其中包含两个PMOS晶体管与四个NMOS晶体管，数目太多，而且因为PMOS与NMOS的结构不一样，因此制程上比较繁琐，这些因素都使回音IC的体积无法缩小，成本无法降低。

因此本发明的目的在于提供一种回音集成电路的新结构，使用动态随机存取存储器(DRAM)设计，以产生移位寄存器的作用；减少每一存储单元中晶体管的数目，并且只有单种晶体管(如NMOS或PMOS)，可使制程简化，于是使回音集成电路的体积大量缩小，成本巨幅降低。

本发明另一目的在于重新安排所使用的时脉信号，重新安排存储单元矩阵，使系统因时脉结构所造成的电源突冲(SPIKE)为之降低，于是噪声减少，音质减少，音质提高。而且噪声频率提高，可以使用成本较低的滤波器。

图1为已往回音集成电路的存储单元示意图。

图2为本发明回音电路的存储单元示意图。

图3为本发明数字脉冲数据以及相关时脉信号的示意图。

图4为本发明存储单元矩阵示意图。

图5为本发明电源受数字脉冲数据影响产生突冲(SPIKE)的示意图。

图6为本发明回音集成电路的存储单元再纵分为8个部分的示意图。

图7为本发明将各组时脉信号相位错开的示意图。

图8为本发明电源受数字脉冲数据影响产生突冲(PSIKE)的改良示意图。

请参考图2，其为本发明以动态随机存取存储器(DRAM)方式取代已往静态随机存取存储器(SRAM)作为存储单元的示意图，图中显示只用了3个NMOS，没有PMOS，因此制程简易，体积缩小。数字脉冲数据D_IN(波形如图3所示)先送到T1的源极1(输入端)，接着脉冲信号CLOCK1送入T1的栅极2(写入端)，使T1的源极1与漏极3导通，于是D_IN送到T3的栅极8存储起来，因此CLOCK1的动作为一种写入的动作。脉冲信号CLOCK8送入T2的栅极5(读取端)时，则使T2的源极6与漏极7导通，而前次存储T3栅极8的D_IN则使T3的源极4与漏极6导通，于是将T3源极4所接的地电位送到T2的漏极7(输出端)，因此，CLOCK8的动作为一种读出的动作。以上为本发明存储单元的动作说明。

请参考图4，其为本发明存储单元矩阵示意图，排成8列6,000行，总共48,000个存储单元，图中只画出2行，其余类推。D_IN、CLOCK1、CLOCK8的波形如图3所示，CLOCK1、CLOCK8的脉冲波形互不重叠，彼此顺序相差的时间刚好等于D_IN中每一脉冲相差的时间，而且各CLOCK均分别包含于每一个顺序相关的D_IN脉冲中，CLOCK1、CLOCK8脉冲是循环往复的，因此CLOCK8后面又是CLOCK1。数字脉冲数据D_IN为语音信号经模拟数字转换后所产生的，送入第1行的8个存储单元(SU_1,1～SU_8,1)中各IN(输入)端(即图2中T1的源极1)。CLOCK8送入第1列6000个存储单元(SU_1,1～SU_1,6000)中各RD(读取)端(即图2中T2的栅极5)，CLOCK1则送入第1列6000个储存单元(SU_1,1～SU_1,6000)中各WR(写入)端(即图2中T1的栅极2)，同时送入第2列6000个存储单元(SU_2,1～SU_2,6000)中各RD端(即图2中T2的栅极5)，余类推。换句话说，每一个CLOCK除了送入某列6000个存储单元中各WR端外，并送入次列6000个储存单元中各RD端。第1行8个储存单元(SU_1,1～SU_8,1)的OUT(输出)端(即图2中T2的漏极7)连在一起，经一反相器INV接到下一行8个储存单元(SU_1,2～SU_8,2)中各IN端，余类推。